「Memory Cell」に関連した英語例文の一覧と使い方(168ページ目) - Weblio英語例文検索

Transistors in the memory cell forming region 25 are insulated and isolated by a shallow first STI 28, a guard ring diffusion region 32 is formed in a peripheral boundary region 26 and a peripheral circuit region 27, and it is insulated and isolated by a deep second STI 29.例文帳に追加

メモリセル形成領域２５の各トランジスタは、浅い第１ＳＴＩ２８で絶縁分離され、周辺の境界領域２６および周辺回路領域２７にはガードリング拡散領域３２が形成され、深い第２ＳＴＩ２９で絶縁分離されている。 - 特許庁

To provide a static semiconductor storage device capable of preventing malfunction of a semiconductor storage device by ensuring the margin between a power source voltage level of data latched by a memory cell which is to be caused by high resistance of a ground voltage line in the case of low voltage operation and a ground voltage level.例文帳に追加

低電圧の動作時に接地電圧ラインの高抵抗によるメモリセルにラッチされたデータの電源電圧レベルと接地電圧レベル間のマージンを確保して、半導体メモリ装置の誤動作を防止し得るスタチック半導体メモリ装置を提供する。 - 特許庁

When a memory cell at the left end is selected, data read out on bit lines BL, BL bar are inputted through a PMOS transistor T to the first local sense amplifiers and a sense output is placed on the read data bus.例文帳に追加

図中左端のメモリセルが選択されると、ビット線ＢＬ，ＢＬバー上の読み出しデータはＰＭＯＳトランジスタＴを通して第１ローカルセンスアンプに入力され、これが第１、第２ローカルセンスアンプでセンスされて、そのセンス出力が読み出しデータバスに出力される。 - 特許庁

The memory cell capacitor C comprises a lower electrode 7 formed on a first hydrogen barrier film 8, a capacity insulating film 9 made of a ferroelectric material formed on the electrode 7, and an upper electrode 10 formed on the film 9.例文帳に追加

メモリセルキャパシタＣは、第１の水素バリア膜８の上に形成された下部電極７と、下部電極７の上に形成された強誘電体材料からなる容量絶縁膜９と、容量絶縁膜９の上に形成された上部電極１０を備える。 - 特許庁

Thereafter, ferroelectric material and upper electrode material are formed on the semiconductor substrate 1, and these ferroelectric material and upper electrode material are processed by using the CMP method, thereby forming a ferroelectric 5 isolated every memory cell.例文帳に追加

その後、半導体基板１上に強誘電体材料および上部電極材料を形成し、これら強誘電体材料および上部電極材料をＣＭＰ法を用いて加工することにより、メモリセル毎に分離された強誘電体５を形成する。 - 特許庁

In the stabilization step, a stabilization voltage having an electric field opposite to electric fields formed by the first and second programming voltages is applied to the memory cell after the programming step corresponding to the programming voltage of higher level out of the first programming voltage and second programming voltage.例文帳に追加

安定化ステップは、第１プログラミング電圧と第２プログラミング電圧のうち、高いレベルのプログラミング電圧に対応するプログラミングステップ以後に、第１及び第２プログラミング電圧による電界と反対の電界を持つ安定化電圧をメモリセルに印加する。 - 特許庁

The row selection circuit 20 activates selectively one out of word lines WL0-WL3 corresponding to a normal memory cell and a spare word line SWL.例文帳に追加

行選択回路２０は、冗長情報によって示される不良行アドレスと、入力された行アドレスＲＡ０，ＲＡ１との一致判定に応じて、正規メモリセルに対応するワード線ＷＬ０〜ＷＬ３およびスペアワード線ＳＷＬのうちの１本を選択的に活性化する。 - 特許庁

In a regular memory cell array, a data line is independently provided to the redundant row circuit and the redundant column circuit respectively, and redundant column relieving is performed by changing selectively connection of each data input/output line and a global data bus.例文帳に追加

正規メモリセルアレイ、ロウ冗長回路７０およびコラム冗長回路８０のそれぞれに対して独立にデータ線が設けられ、各データ入出力線とグローバルデータバスとの接続を選択的に変更することによって冗長列救済が実行される。 - 特許庁

The page buffer includes a sense node selectively connected to the bit line of the memory cell array, a first main latch selectively connected to the sense node, a main latch circuit including a second main latch, and a latch input node selectively connected to the first and second main latches.例文帳に追加

ページバッファはメモリセルアレイのビットラインに選択的に連結される感知ノードと、感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードを含む。 - 特許庁

The impurity is added to the area over a memory cell part of the silicon film so as to have a first impurity concentration, and to the area over a logic circuit part so as to have a second impurity concentration which is lower than the first impurity concentration.例文帳に追加

このとき、シリコン膜のうちメモリセル部上の領域に第１の不純物濃度になるように不純物を添加し、ロジック回路部上の領域に、第１の不純物濃度よりも低濃度の第２の不純物濃度になるように不純物を添加する。 - 特許庁

A memory cell array 11 includes an opened data area 11A allowing writing, deleting, and reading; and a key data area 11C for storing key information to be used in determining whether the writing and reading to the opened data area 11A are permitted or prohibited.例文帳に追加

メモリセルアレイ１１は、書込み、消去、及び読み出し可能な公開データ領域１１Ａと、公開データ領域１１Ａに対する書込み、及び読み出しを許可するか禁止するかの判定に用いる鍵情報を記憶する鍵データ領域１１Ｃとを備える。 - 特許庁

Accordingly, it is possible to minimize the distances of wirings 21-2 and 21-4 from the input/output control circuit 20 to the pads 13 and 16 and to make the distances of the wirings 21-2 and 21-4 equal and thus to minimize the read time of the memory cell array 17.例文帳に追加

そのため、入出力制御回路２０からパッド１３及び１６までの配線２１−２，２１−４の距離を最短、且つ、配線２１−２と２１−４の距離を同距離にすることができ、メモリセルアレイ１７の読み出し時間を最短にすることができる。 - 特許庁

The semiconductor storage device includes a semiconductor substrate 1, a memory cell transistor including a tunnel insulating film 2a, a charge accumulation layer 3, an inter-poly insulating film 5, and a control gate electrode 6 which are laminated in order, a select gate transistor ST, and a high-voltage type peripheral circuit transistor PT.例文帳に追加

半導体基板１と、順に積層されたトンネル絶縁膜２ａ、電荷蓄積層３、インターポリ絶縁膜５、及び制御ゲート電極６を含むメモリセルトランジスタと、選択ゲートトランジスタＳＴと、高電圧型の周辺回路トランジスタＰＴと、を備えている。 - 特許庁

To provide a non-volatile semiconductor storage device which suppresses increase in a current consumption caused by a transient current due to a potential change of a bit line and a word line when a high-integrated memory cell array is shifted among each operational mode of reading, writing, and erasure.例文帳に追加

高集積化されたメモリセルアレイにおいて、読み出し、書き込み、消去の各動作モード間の移動の際に、ビット線とワード線の電位変化に伴う過渡電流によって生じる消費電流増加を抑制する不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a method of forming a transistor of a NAND flash memory element by which the performance of the transistor in a cell region and a peripheral region is improved by defining an active width wider than a real STI pitch by forming a step STI profile using a spacer.例文帳に追加

スペーサを用いたステップＳＴＩプロファイルを形成して実際ＳＴＩピッチより広いアクティブ幅を確保することにより、セル領域と周辺領域のトランジスタ性能を向上させるＮＡＮＤフラッシュメモリ素子のトランジスタ形成方法を提供する。 - 特許庁

When an active command for activating the specific row(line) of the memory cell array 22 is impressed, a control signal ϕ1 is validated after fixed delay equivalent to a time rRCD until a read command is impressed, and generated in each cycle of the clock CLK.例文帳に追加

制御信号φ１はメモリセルアレイ２２の特定のロウを活性化させるアクティブコマンドが印加された場合に、リードコマンドが印加されるまでの時間ｔＲＣＤに相当する固定遅延ののちに有効化され、以後はクロックＣＬＫのサイクル毎に生成される。 - 特許庁

Plugs 18 and 19 penetrate the ground wiring layer 16 vertically in the memory cell region 100 and the ground wiring layer 16 and the plugs 18 and 19 are insulated, respectively, by insulating films 18a and 19a.例文帳に追加

また、メモリセル領域１００内においてプラグ１８および１９がグラウンド配線層１６を上下に貫通しているが、絶縁膜１８ａおよび絶縁膜１９ａによってグラウンド配線層１６とプラグ１８および１９のそれぞれとが絶縁されている。 - 特許庁

Then, in read operation, the sub-bit lines 1, 2, of unselected sub-arrays and 4-6 are connected via n-channel transistors 22a, 22d, 22e while each sub-bit line is connected to ground wires 24a, 24b arranged at both the ends of the memory cell array 1.例文帳に追加

そして、読み出し動作時に、ｎチャネルトランジスタ２２ａ、２２ｄおよび２２ｅを介して、選択されていないサブアレイのサブビット線１と２および、４〜６を接続して、それぞれ、メモリセルアレイ１の両端に配置された接地配線２４ａおよび２４ｂに接続する。 - 特許庁

In the semiconductor storage device 101, in addition to a BIST circuit 103 for testing a memory, a RA circuit 104 is incorporated to obtain a saving solution for replacing a defective cell by a redundant circuit based on a test result (fail data) obtained by the BIST circuit 103.例文帳に追加

半導体記憶装置１０１内に、メモリをテストするＢＩＳＴ回路１０３の他に、ＢＩＳＴ回路１０３が求めたテスト結果（フェイルデータ）に基づいて不良セルを冗長回路に置き換える救済解を求めるＲＡ回路１０４を内蔵する。 - 特許庁

An N+-type semiconductor region 6, where the lower electrode 49 of the capacitor element Cn is connected, is formed in an active region which is wider in area than an active region, where the source and drain (N--type semiconductor region 11) of a memory cell selection MISFET Qs are provided.例文帳に追加

容量素子Ｃn の下部電極４９が接続されるｎ^+ 型半導体領域６は、メモリセル選択用ＭＩＳＦＥＴＱs のソース、ドレイン（ｎ^- 型半導体領域１１）が形成された活性領域より広い面積の活性領域に形成される。 - 特許庁

To suppress a peak current generated by batch selection of word lines, non-selection control, setting of a write-in level of a bit line, and batch control of recovery, when accelerated stress is applied to a memory cell in burn-in and the like and screening is performed.例文帳に追加

バーンインなどでメモリセルに加速したストレスを印加し、スクリーニングを行う際に、ワード線の一括選択、非選択制御及びビット線の書き込みレベル設定、リカバリの一括制御によって生じるピーク電流の発生を抑えることを最も主要な特徴とする。 - 特許庁

To provide a semiconductor nonvolatile storage circuit capable of improving reliability of products by enabling a shipment after confirming an on-current difference (margin) itself of a pair of transistors which form a memory cell, and strictly performing tests at the manufacture or at the shipment.例文帳に追加

メモリセルを形成するトランジスタペアのオン電流差（マージン）自体を確認した上で出荷することができ、製品の製造時テストや出荷時テストをより厳しく行い、製品の信頼性を高めることが可能な半導体不揮発性記憶回路を提供する。 - 特許庁

When the threshold voltage is lower than the mean value, re-injection of a charge to the charge storage layer is carried out by the rewriting means 3 in order to raise the threshold voltage of the memory cell transistor by the difference of a maximum value and a mean value of the threshold voltage distribution.例文帳に追加

しきい値電圧が中間値よりも低い場合には、そのメモリセルトランジスタのしきい値電圧を、しきい値電圧分布の最大値と中間値との差分値だけ高くするために、再書き込み手段３によって電荷蓄積層への電荷再注入を行う。 - 特許庁

A memory cell 8 comprises a conductor 34 covered with a ferromagnetic material 36, a first spacer layer 16 and a second spacer layer 24 that are on opposite sides of the covered conductor 34, a first data layer 12 on the first spacer layer 16, and a second data layer 22 on the second spacer layer 24.例文帳に追加

メモリセル8は、強磁性材料36で被覆された導体34と、該被覆された導体34の両側にある第１及び第２のスペーサ層16,24と、該第１のスペーサ層16上にある第１のデータ層12と、該第２のスペーサ層24上にある第２のデータ層22とを含む。 - 特許庁

A semiconductor random access memory device with the characteristics of having the matrix of memory cells (C11) that includes the first MIS element (QW11), the drain (3) or the source (4) of the first MIS element (QW11) and the second MIS element (QR11) formed above the first MIS element (QW11), gate input capacity information storage capacitor (CS11) for the second MIS element (QW11). In the matrix of the memory array, the drain of the said first MIS element (QW11) electrically connected to the drain of the second MIS element (QW11), … connecting so that the data line (D1) orthogonally to sense (S1) and word (W1) lines of the each memory cell of the array. 例文帳に追加

第１のMIS素子（Qｗ11）と、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとして用いて前記第１のMIS素子（Qｗ11）の上に積み重ね形成された第２のMIS素子（QR11）と、この第２のMIS素子（QR11）のゲート入力容量である情報蓄積用のキャパシタ（Cｓ11）とを有したメモリセル（C11）をマトリックス状に配列したメモリアレイにおいて前記第１のMIS素子（Qｗ11）のドレインを第２のMIS素子（QＲ11）のドレインと電気的に結合して、……、データ線（D1）をメモリアレイの各メモリセル間にセンス線（S1）及びワード線（W1）に直交するように配線することを特徴とする半導体ランダムアクセスメモリ装置。 - 特許庁

In order to detect whether memory cells MC0-MC1 hold the prescribed data or not, the prescribed current Ifail1 is made to flow based on write-in of each memory cell in batch processing unit and finished/unfinished state of erasure operation, and the number of the prescribed unfinished states is detected by detecting whole current quantity in batch processing unit by A/D converter operation.例文帳に追加

メモリセルＭＣ０〜ＭＣｌが所定のデータ保持状態となったかどうかの検出を行うために、一括処理単位内の各メモリセルの書き込み、消去動作の終了／未終了状態に基づき所定の電流Ｉｆａｉｌ１を流し、一括処理単位内の総電流量をＡ／Ｄコンバータ動作により検出することにより、一括動作で所定の未終了状態数を検出することを特徴としている。 - 特許庁

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film.例文帳に追加

不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。 - 特許庁

A memory cell MC has: a control gate electrode CG provided on a principal surface of a semiconductor substrate 1 with a gate insulating film 5 interposed, an ONO film 9 provided along a side surface of the control gate electrode CG and the principal surface of the semiconductor substrate 1; and a memory gate electrode MG provided on the side surface of the control gate electrode CG and the principal surface of the semiconductor substrate 1 with the ONO film 9 interposed.例文帳に追加

メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。 - 特許庁

The nonvolatile semiconductor storage device includes a memory cell array having a plurality of blocks respectively including a plurality of memory cells to store normal data in normal blocks among the plurality of blocks and store a time code set in each of the normal blocks and for including time data corresponding to a time when the last write operation of the normal block is executed in time code blocks among the plurality of blocks.例文帳に追加

不揮発性半導体記憶装置は、複数のメモリセルをそれぞれ含む複数のブロックを有し、前記複数のブロックのうちの通常ブロックに、通常のデータが記憶され、前記複数のブロックのうちのタイムコードブロックに、前記通常ブロック毎に設定され且つ前記通常ブロックの最後の書き込み動作を実行した時間に対応する時間データを含むタイムコードが記憶されたメモリセルアレイを備える。 - 特許庁

In this SRAM circuit, the memory cell is composed of a pair of driver transistor NMOS 1, NMOS 2 and a pair of access transistor PMOS 1, PMOS 2, and n (n is integer of ≥2) pieces of memory cells MC1-MCn are cascade-connected to one pair of digit lines D, /D.例文帳に追加

一対のドライバトランジスタＮＭＯＳ１，ＮＭＯＳ２と、一対のアクセストランジスタＰＭＯＳ１，ＰＭＯＳ２でメモリセルが構成され、ｎ個（ｎは２以上の整数）のメモリセルＭＣ１〜ＭＣｎが１つのデジット線対Ｄ，／Ｄに縦続接続のＳＲＡＭ回路で、メモリセルの選択時にメモリセルに流れる電流Ｉｏｎと、メモリセルが非選択のときにメモリセルに流れる電流Ｉｏｆｆと、メモリセルの個数ｎとの間に、（１）式を満たす関係が存在する。 - 特許庁

When calculating the Exclusive-OR of the data written in the data storage section 7 of the memory cell 2 of an Exclusive-OR function memory and the data for match retrieval, the data written in the data storage section 7 are read as either one data of the positive logic and the negative logic when the data for match retrieval are true, or as the other data when the data are false.例文帳に追加

Exclusive-OR型機能メモリのメモリセル２のデータ蓄積部７に書き込まれたデータと一致検索用のデータとの排他的論理和を演算するに当たり、一致検索用のデータが真の値である場合、データ蓄積部７に書き込まれたデータを、正論理と負論理のうちの一方のデータとして読み出し、一致検索用のデータが偽の値である場合、データ蓄積部７に書き込まれたデータを、その他方のデータとして読み出す。 - 特許庁

A non-volatile semiconductor memory device has a memory cell which comprises a first electrode 8 formed respectively via a first insulating film 6 in a pair of trenches formed on the surface of a semiconductor substrate 1; a second electrode 12 formed via a second insulating film 10 on the semiconductor substrate 1 between the trenches; and a third electrode 15 formed via a third insulating film 14 on the second electrode 12.例文帳に追加

半導体基板１表面に形成された一対のトレンチ内にそれぞれ第１絶縁膜６を介して形成された第１電極８と、トレンチ間であって半導体基板１上に第２絶縁膜１０を介して形成された第２電極１２と、第２電極１２上に第３絶縁膜１４を介して形成された第３電極１５とからなるメモリセルを有する不揮発性半導体記憶装置。 - 特許庁

The semiconductor memory device includes a plurality of the blocks which respectively include the memory cell arrays and output data signals and redundancy signals, at least one first multiplexer which selects one of a plurality of the blocks connected to a plurality of the blocks and a second multiplexer which executes redundancy processing in accordance with the data signal and redundancy signals after the block selection outputted from the first multiplexer.例文帳に追加

半導体記憶装置は、各々がメモリセルアレイを含みデータ信号と冗長信号とを出力する複数のブロックと、複数のブロックに接続され複数のブロックの１つを選択する少なくとも１つの第１のマルチプレクサと、第１のマルチプレクサから出力されるブロック選択後のデータ信号と冗長信号とに基づいて冗長処理を実行する第２のマルチプレクサを含むことを特徴とする。 - 特許庁

The programming method of the nonvolatile memory device includes steps of: receiving a first program operation instruction; performing a program operation according to a program start voltage stored in a program start voltage storage part; and updating the program start voltage with a program voltage applied when a memory cell programmed at a verify voltage or higher during the program operation is first generated.例文帳に追加

本発明の不揮発性メモリ装置のプログラム方法は、第１プログラム動作命令が入力される段階と、プログラム開始電圧格納部に格納されたプログラム開始電圧に応じてプログラム動作を行う段階と、前記プログラム動作中に検証電圧以上にプログラムされたメモリセルが最初に発生した時点で印加されるプログラム電圧を前記プログラム開始電圧として更新する段階とを含むことを特徴とする。 - 特許庁

In the write dummy bit, one of levels is inputted to the first dummy line by a drive MOSFET corresponding to a write signal input for the static type memory cell, signal change of the second dummy line pre-charged to the other level is sensed and output.例文帳に追加

上記書き込みダミービットは、上記スタティック型メモリセルへの書き込み信号入力に対応して駆動ＭＯＳＦＥＴにより一方のレベルが上記第１ダミー線に入力され、他方のレベルにプリチャージされた上記第２ダミー線の信号変化をセンスして出力させる。 - 特許庁

The image processing circuit 100 includes a pixel coordinate register 214 which stores position information on each of the pixels constituting the cell, a memory 320 which stores a pixel growth order table 321 for determining the order in which the output grayscale values are found, and a control circuit 310 which performs the screen processing.例文帳に追加

画像処理回路１００には、セルを構成する各画素の位置情報を記憶する画素座標レジスタ２１４と、出力階調値を求める順番を決定するための画素成長順テーブル３２１を格納するメモリ３２０と、スクリーン処理を行う制御回路３１０と、を備える。 - 特許庁

A control circuit 6 controls the read operations so that one of data and threshold information having been completely read is output from the data latch DLX, and the other one being read is read from the memory cell array and stored into the data latches DL0-DL2.例文帳に追加

制御回路６は、データとしきい値電圧情報とのうち先に読み出し動作が終了した一方をデータラッチＤＬＸから出力するとともに、読み出し動作が終了していない他方をメモリセルアレイから読み出してデータラッチＤＬ０〜ＤＬ２に保持するよう読み出し動作を制御する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

In accordance with various embodiments, a non-sequential encoding scheme is selected that assigns a different multi-bit logical value to each of a plurality of available physical states of a selected MLC memory cell in relation to write effort associated with each of the plurality of physical states.例文帳に追加

さまざまな実施形態に従えば、選択されたＭＬＣメモリセルの利用可能な複数の物理状態の各々に関連する書込努力に関して、複数の物理状態の各々に対して異なるマルチビット論理値を割り当てる非連続エンコーディングスキームが選択される。 - 特許庁

An arithmetic circuit performs operation of the flag data stored in the flag register with a first test data stored in the data register for each cycle from the input time of the first test data to the plurality of number of cycles of the clock signal, and the data control circuit 1-2 generates test data to be written in the memory cell.例文帳に追加

そして、演算回路は、第１テストデータの入力時からクロック信号の複数サイクル目まで各々のサイクル毎に、フラグレジスタに記憶されたフラグデータとデータレジスタに記憶された第１テストデータとの演算を行って、前記データ制御回路１−２がメモリセルに書き込むテストデータを発生する。 - 特許庁

In a step S6, variables on a DRAM and a stack area used when a process performed in the cell refreshing process of a RAM started in a step S8 is performed, or when a process responding to a command from an input part carrying out processing is performed are fed to a cache memory.例文帳に追加

ステップＳ６で、ステップＳ８で開始されるRAMのセルフリフレッシュ処理中に実行される処理を実行するとき、または処理中の入力部からの指令に対応する処理を実行するとき使用される、DRAM上の変数およびスタックエリアが、キャッシュメモリに読み込まれる。 - 特許庁

When the ECC circuit 40 detects an error of two-bit data, a reading characteristic during reading data from a memory cell 310 by the data reading part 32 is changed, errors of data of one-bit or below are corrected, and data whose error becomes one bit is corrected by using an error correction code.例文帳に追加

ＥＣＣ回路４０が２ビットのデータの誤りを検出した場合に、データ読出部３２がメモリセル３１０からデータを読出すときの読出特性を変更して、１ビット以下のデータの誤りに訂正し、誤りが１ビットとなったデータを、誤り訂正符号を用いて訂正する。 - 特許庁

To prevent impurities from diffusing into an element isolation insulating film when a blocking insulating film is formed, and to suppress a bird's beak from occurring at a tunnel insulating film due to the diffusion of an oxidant into the element isolation insulating film, thereby preventing transistor characteristics of a memory cell from being deteriorated.例文帳に追加

ブロック絶縁膜の形成に伴う素子分離絶縁膜中への不純物拡散を抑制することができ、且つ素子分離絶縁膜中への酸化剤の拡散に起因するトンネル絶縁膜のバーズビーク発生を抑制することができ、メモリセルのトランジスタ特性の劣化を防止する。 - 特許庁

The ECC circuit 103 executes encoding processing and decoding processing in parallel in 8 bits wherein 4224 bits being 8 times 528 bits used for a unit of writing and reading applied to one memory cell area 101j are adopted for an information bit length and one check bit ECC in 40 bits are assigned to the data.例文帳に追加

ＥＣＣ回路１０３は、１つのメモリセルエリア１０１ｊに対する書き込み及び読み出しの単位となる５２８ビットの８倍の４２２４ビットを情報ビット長として１つの４０ビットの検査ビットＥＣＣを割り当て、符号化処理及び復号処理を８ビットで並列に実行する。 - 特許庁

To shorten the time required for outputting the leading data of serial data in a semiconductor device in which other data (e.g. test data) is outputted to the outside through a data output circuit in which parallel data outputted from an internal circuit (e.g. memory cell region) is converted to serial data.例文帳に追加

内部回路（例えば、メモリセル領域）から出力されるパラレル・データをシリアル・データに変換して外部に出力するデータ出力回路を介して他のデータ（例えば、テスト・データ）を外部に出力する半導体装置に関し、シリアル・データの先頭のデータが出力されるまでの時間を短くする。 - 特許庁