「Memory Cell」に関連した英語例文の一覧と使い方(164ページ目) - Weblio英語例文検索

Reference circuits (A2, Q3, Q4) are provided with first and second resistive elements (RH, RL) for applying the reference current to the second input node (75) of the differential amplifier to provide a reference value to be compared with the sense current to determine the state of the memory cell (RM).例文帳に追加

基準回路(A2,Q3,Q4)は、差動増幅器の第2の入力ノード(75)に基準電流を加えるための第1と第2の抵抗素子(Ｒ_Ｈ,Ｒ_Ｌ)を備え、メモリセル(Ｒ_Ｍ)の状態を判定するためにセンス電流と比較される基準値を提供する。 - 特許庁

The CPU 102 (Figure 1) reads the atmospheric temperatures by a cooling air temperature sensor 205 (Figure 1), and ΔBT corresponding to a FAN duty from the memory, and the temperature of the unit cell is calculated by using the ΔBT and the detected temperatures by the temperature sensors 2032 to 2034.例文帳に追加

ＣＰＵ１０２（図１）は、冷却風温センサ２０５（図１）による外気温およびＦＡＮデューティに対応するΔＢＴをメモリから読み出し、ΔＢＴと温度センサ２０３２、２０３４…による検出温度とを用いて単電池温度を算出する。 - 特許庁

Thus, even if the punch-through stopper layer 7 having a function to prevent a short channel effect is provided while a control gate of a non-selected memory cell is applied with a negative voltage to suppress a leak current at writing, the drain-disturb phenomenon is prevented.例文帳に追加

これにより、短チャネル効果を防ぐ機能を有するパンチスルーストッパ層７を設け、さらに書き込み時のリーク電流を抑えるために非選択メモリセルの制御ゲートに負電圧を印加しても、ドレインディスターブ現象を防止することが可能となる。 - 特許庁

Based on the information shown in the mail text about where to access the animation data with sound and the information about where to access only the voice data or the animation data, the cell phone B1-2 accesses the memory in the mail server 4 through packet communication and reproduces the data.例文帳に追加

携帯電話機Ｂ１−２はメール本文に記載された音声付き動画データへのアクセス先情報、音声データまたは動画データのみへのアクセス先情報を基にメールサーバ４内のメモリに対してパケット通信でアクセスし、それらの再生を行う。 - 特許庁

This pull-down circuit includes a pull-down transistor (21), having the same threshold voltage characteristics as a memory cell transistor pulling down the voltage level of the driver power supply node, and a gate control circuit (30) for adjusting at least the gate voltage of the pull-down transistor.例文帳に追加

このプルダウン回路は、ドライバ電源ノードの電圧レベルをプルダウンするメモリセルトランジスタと同じしきい値特性を有するプルダウントランジスタ（２１）と、このプルダウントランジスタ２１のゲート電圧を少なくとも調整するゲート制御回路（３０）を含む。 - 特許庁

To prevent deletion of data and destroy of a memory cell, even when effective primary setting data cannot be set in an EEPROM which uses a ROM Fuse for primary setting operation.例文帳に追加

本発明は、初期設定動作にＲＯＭ Ｆｕｓｅを用いるＥＥＰＲＯＭにおいて、有効な初期設定データを設定できなかった場合にもセルデータの消失やメモリセルの破壊を防止できるようにすることを最も主要な特徴としている。 - 特許庁

This structure can reduce the resistance of the bit-line diffusion layer without increasing the area of the bit-line diffusion layer on a primary surface of a semiconductor substrate, thereby obtaining a semiconductor memory device having stable electrical characteristics without increasing the cell area.例文帳に追加

これにより、ビットライン拡散層の半導体基板主面上での面積を大きくせずにビットライン拡散層の抵抗を低くすることができ、セル面積を増大させることなく安定した電気的特性の半導体記憶装置が得られる。 - 特許庁

Next, a difference between the first and the second output voltages (A, B) in the prescribed input voltage is read out in the first and the second input/output characteristics, stability and asymmetry of the SRAM transistors constituting the SRAM memory cell are determined.例文帳に追加

次に、第１および第２の入出力特性において、所定の入力電圧における第１および第２の出力電圧の差（Ａ，Ｂ）を読み出し、ＳＲＡＭメモリセルを構成するＳＲＡＭトランジスタの安定性と非対称性を判断する。 - 特許庁

The signal amplifier circuit comprises a current comparing section 120 generating voltage in accordance with difference between a reference current and a memory cell current in a node Ns, and an output level setting section 160 generating an output signal DOUT in a node No.例文帳に追加

本発明に従う信号増幅回路は、基準電流とメモリセル電流との差に応じた電圧をノードＮｓに生成する電流比較部１２０と、ノードＮｏに出力信号ＤＯＵＴを生成する出力レベル設定部１６０とを含む。 - 特許庁

When the current action pattern of a user deviates from the standard action pattern of a user, the control section 190 of a cell phone unit 100 erases all data including the data stored in the second memory 193 forcibly.例文帳に追加

携帯電話装置１００の制御部１９０は、ユーザの現在の行動パターンがユーザの標準的行動パターンから外れている場合には、第２のメモリ１９３に記憶されているデータを含む全ての記憶データを強制的に消去する。 - 特許庁

Predefined semiconductor regions are typically tubs 203, 204, but the tub is biased to a predefined voltage when a memory cell formed of the tub is accessed for writing operation, and in the other cases, the tub is biased to another voltage.例文帳に追加

所定の半導体領域は一般的にタブ２０３，２０４であるが、そのタブで形成されるメモリセルが書き込み動作のためにアクセスされる場合にはそのタブは所定の電圧にバイアスされ、他の場合にはそのタブは別の電圧にバイアスされる。 - 特許庁

Reference potential precharge of a memory cell array 1 is performed by selecting a bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDAL connected to a control circuit 3.例文帳に追加

メモリセルアレイ１の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＡＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

To provide a semiconductor nonvolatile storage device where distribu tion voltage can be effectively applied to a ferroelectric substance capacitor, without enlarging memory cell area in a semiconductor nonvolatile storage device of an MFMIS structure, and to provide a method for manufacturing the storage device.例文帳に追加

MFMIS構造の半導体不揮発性記憶装置において、メモリセル面積を大きくすることなく、効率的に強誘電体キャパシタに分配電圧を加えることができる半導体不揮発性記憶装置及びその製造方法を提供する。 - 特許庁

A memory cell comprises a write transistor, a read transistor TR connected with the feeder line of power supply voltage (drain impurity region 5), and a capacitor CAP connected with the control electrode (gate electrode 3) of the transistor TR.例文帳に追加

書き込みトランジスタ（不図示）と、電源電圧の供給線（ドレイン不純物領域５）に接続された読み出しトランジスタＴＲと、この読み出しトランジスタＴＲの制御電極（ゲート電極３）に接続されたキャパシタＣＡＰとをメモリセル内に有する。 - 特許庁

To provide a magnetic tunnel junction type magnetic random access memory cell array that achieves both the thermal stabilization of the magnetization of a free layer and reduction in electric current required for changing the direction of magnetization, to improve operational performance.例文帳に追加

フリー層の磁化状態の熱的安定化と磁化方向を変化させるために要する電流の低電流化とを両立させることにより、動作性能を向上させることが可能な磁気トンネル接合型磁気ランダムアクセスメモリセルアレイを提供する。 - 特許庁

LAYERED STRUCTURE WITH SILICON RICH DIELECTRIC LAYER CONTAINING SILICON NANO DOT, METHOD FOR MANUFACTURING THE SAME, AND SOLAR CELL CONTAINING LAYERED STRUCTURE WITH SILICON RICH DIELECTRIC LAYER CONTAINING SILICON NANO DOT, NON-VOLATILE MEMORY DEVICE, PHOTOSENSITIVE ELEMENT, AND METHOD FOR MANUFACTURING THE SAME例文帳に追加

シリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体及びその製造方法、並びにそのシリコンナノドットを含むシリコンリッチ誘電体層を備える多層構造体含む太陽電池、不揮発メモリ素子、感光素子とその製造方法 - 特許庁

The reference potential precharge of a memory cell array 2 is performed by selecting the bit line BL by turning on a reference potential control transistor SDT in which a gate is connected to the reference potential control line SDBL connected to a control circuit 3.例文帳に追加

メモリセルアレイ２の参照電位プリチャージは、制御回路３に接続される参照電位制御線ＳＤＢＬにゲートが接続される参照電位制御トランジスタＳＤＴのオンすることにより、ビットラインＢＬが選択され、実行される。 - 特許庁

An ID comparator 203 judges whether the ID data transmitted from a host computer match the identification data stored in a memory cell 201, and when they match, the comparator transmits access permission signals EN to an operation code decoder 204.例文帳に追加

ＩＤコンパレータ２０３は、ホストコンピュータから送出されたＩＤデータとメモリセル２０１に格納されている識別データが一致するか否かを判定し、一致すると判定した場合には、オペレーションコードデコーダ２０４に対してアクセス許可信号ＥＮを送出する。 - 特許庁

The mobile unit having a cell detection learning function decides a scramble code group number in the case of detecting cells, and when the scramble codes stored in the memory are in existence in a scramble code group, the codes are used in the order of higher priority to conduct inverse spread processing.例文帳に追加

この様に、セル検出学習機能を持つ移動機は、セル検出において、スクランブルコード群番号を特定した後、スクランブルコード群の中にメモリに記憶されているスクランブルコードがあれば、優先度の高い順に使用して逆拡散を行う。 - 特許庁

In an automatic zeroing function execution time, transmitted light from a flow cell 3, into which only a solvent is introduced, is measured plural times at a fixed time interval by means of a detector 5, and the measured photometric values are converted into electric signals by means of a counter 7 so as to be supplied to a memory 8.例文帳に追加

オートゼロ機能実行時に、溶媒のみが導入されたフローセル３からの透過光を検出器５により一定時間間隔で複数回測定し、その測光値をカウンタ７で電気信号に変換した後、メモリ８に供給する。 - 特許庁

A memory cell array comprises a plurality of pairs of bit lines BL1, ... and control lines CL1, ... formed parallel to a channel on a substrate.例文帳に追加

メモリセルアレイ部は、基板上においてチャネルと平行に形成された複数対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・を有し、これらの各対のビット線ＢＬ１，・・・及び制御線ＣＬ１，・・・の間に、複数個の２トランジスタ構成のメモリセル１０，・・・がそれぞれ配置されている。 - 特許庁

Each memory cell includes a two-element latch circuit consisting of a first transistor (N type MOSFET), and of a second transistor (P type MOSFET) being two elements latch circuit, and a third transistor (N type MOSFET) connected to an input-cum-output terminal of the latch circuit.例文帳に追加

各メモリセルは、第１のトランジスタ（Ｎ型ＭＯＳＦＥＴ）と、第２のトランジスタ（Ｐ型ＭＯＳＦＥＴ）なる２素子ラッチ回路と、前記ラッチ回路の入力端子兼出力端子に接続されている第３のトランジスタ（Ｎ型ＭＯＳＦＥＴ）を含む。 - 特許庁

To provide a semiconductor memory which can ensure the value of coupling capacitance between a first conductive layer and a second conductive layer in the same cell while reducing stray capacitance between first conductive layers in respective cells adjacently arranged, and to provide its manufacturing method.例文帳に追加

隣接セルに配置された第一導電層間の浮遊容量を低減し、同一セル内での第一導電層と第二導電層間の結合容量の値を確保可能な半導体記憶装置及びその製造方法を提供する。 - 特許庁

Each partition in the system is constituted of a combination of a CELL node composed of a main memory and an I/O node composed of an I/O device, and a BIOS in charge of system starting control and an OS operating the system operate on the CPU.例文帳に追加

システム内の各パーティションは、CPU、主記憶から構成されるＣＥＬＬノードとI/O装置から構成されるＩ／Ｏノードとの組み合わせで構成され、ＣＰＵ上では、システム起動制御をつかさどるBIOSおよびシステムを運用するOSが動作する。 - 特許庁

A timing generating means 20 controls the timing for generating a data read signal for a corresponding memory cell based on the delay quantity set by the delay quantity setting means 10, and outputs an adjusted timing signal to an internal pulse generating circuit 2.例文帳に追加

タイミング生成手段２０は、遅延量設定手段１０が設定した遅延量に基づいて該当するメモリセルへのデータ読出し信号の発生させるタイミングを制御し、調整されたタイミング信号を内部パルス発生回路２へ出力する。 - 特許庁

Also, a capacitative element or noise elimination circuit electrically connected with a write word line is provided to reduce or remove a signal other than a control signal such as a short pulse or noise that may be input to a memory cell from a drive circuit and the like.例文帳に追加

また、書き込みワード線に電気的に接続する容量素子またはノイズ除去回路を設けることで、駆動回路等からメモリセルに入力されうる制御信号とは異なる短パルスやノイズ等の信号を低減または除去することができる。 - 特許庁

Transistors 112 are respectively connected between a connecting terminal 111 for inputting Vpp and word lines Wi and write protection is applied to a second memory cell array by controlling the continuity of the transistors 112 with the input to a control terminal 113.例文帳に追加

Ｖppを入力する接続端子１１１とワード線Ｗｉとの間にそれぞれトランジスタ１１２を介挿し、このトランジスタの導通状態を、制御端子１１３の入力によって制御することで第２のメモリセルアレイ１２２にライトプロテクトをかける。 - 特許庁

In the second and on detection of the primary synchronous channel in hand over or re-detection operation for a cell, N peaks in the order starting from the peak having the maximum division result are selected as an inverse spread timing candidate out of the values stored on the memory.例文帳に追加

ハンドオーバ時やセルの再検出動作時などの２回目以降の１次同期チャネルの検出時には、メモリに保存した中から除算結果が最も大きなピークから順番にＮピーク分を逆拡散タイミング候補として選別する。 - 特許庁

When voltage VPASS being higher than power source voltage VCC and lower than write voltage VPGM is applied to the control gate of the memory cell of non-selection during write operation, voltage VRDEC being higher than voltage VPASS and not more than write voltage VPGM are applied to the gate of the transfer transistor.例文帳に追加

書き込み動作時に、非選択のメモリセルの制御ゲートに、電源電圧ＶCCより高く、書き込み電圧ＶPGMより低い電圧ＶPASSが印加されるとき、転送トランジスタのゲートに電圧ＶPASSより高く、書き込み電圧ＶPGM以下の電圧ＶRDECが印加される。 - 特許庁

Since data can be sent in advance to the upstream section of a data path for writing at the time of performing late writing operation, the random cycle time at writing time can be shortened by making the writing speed of data in a memory cell faster in the next write cycle.例文帳に追加

レイトライト動作において、書き込みのデータパスにおける上流部側に予めデータを送り込むことができるので、次のライトサイクルにおいて、メモリセルにデータを書き込む動作を高速化して書き込み時のランダムサイクルタイムを短縮できる。 - 特許庁

To provide a memory cell, a storage circuit block, a data write method and data read method in which production yield is high, cost is low, reliability is high, and the chip area can be reduced by reducing the number of metal wiring layers.例文帳に追加

本発明の目的は、金属配線層の数を減らし、製造歩留まりが高く、コストが安く、信頼性が高く、チップ面積の縮小を可能とするメモリセル、記憶回路ブロック、データの書き込み方法及びデータの読み出し方法を提供することにある。 - 特許庁

The current limit circuit 25 controls the current flowed to a selected bit line so as not to exceed a second compliance current after adding a leakage current from a non-selected memory cell, which is connected to the selected bit line, to a predetermined first compliance current.例文帳に追加

電流制限回路２５は、選択ビット線に流れる電流が、所定の第１のコンプライアンス電流に選択ビット線に接続された非選択メモリセルからのリーク電流分が加算された第２のコンプライアンス電流を超えないように制御する。 - 特許庁

Specifically, before an oxidation process for allowing the bird's beak to enter, the memory cell is covered with an oxidation-resistant film 308 or an oxide-nitride film, or an STI trench of the peripheral circuit is formed first, then the bird's beak of the end of the element region of the peripheral circuit is formed large.例文帳に追加

具体的には、バーズビークを入れる酸化工程の前に、メモリセル部を耐酸化性膜（３０８）あるいは酸窒化膜で覆うか、周辺回路部のＳＴＩ溝を先に形成し、周辺回路素子領域端部のバーズビークを大きく形成しておく。 - 特許庁

In a data processor 1, a user area (block A) 19 where a user programs data and a firmware area (block) 20 where a program for controlling the writing/deleting/reading of the block A is stored are installed in the cell array area 9 of a flash memory 7.例文帳に追加

データ処理装置１は、フラッシュメモリ７のセルアレイ領域９内に、ユーザがデータをプログラムするユーザ領域（ブロックＡ）１９と、ブロックＡの書込み／消去／読出しを制御するためのプログラムが記憶されたファームウエア領域（ブロックＢ）とを設ける。 - 特許庁

A memory cell comprises a phase-change thin film 4 which is provided with two stable phases, 'high temperature phase' and 'low temperature phase', at a room temperature, and an np junction comprising a p+ type region 9 and n+ type region 8.例文帳に追加

室温下において「高温相」および「低温相」の２つの安定した相を有する相変化薄膜４と、この相変化薄膜４に直列に接続された、ｐ^+ 型領域９およびｎ^+ 型領域８からなるｎｐ接合とからメモリセルを構成する。 - 特許庁

To prevent remarkable degradation of operation performance caused by occurrence of mismatching between internal timing generation and external specifications in rewriting operation for a memory cell and bit line pre-charge operation and occurrence of reduction of yield caused by variation or the like of a process, in DRAM internal non-synchronous operation.例文帳に追加

ＤＲＡＭ内部非同期動作において、メモリセルへの再書込み動作やビット線プリチャージ動作などに内部タイミング発生と外部仕様との不整合が生じ、動作性能の大幅ダウンや、プロセスばらつきなどによる歩留り低下が起こるのを防ぐ。 - 特許庁

A silicon nitride film 115 is formed as an etching stop layer for the processing of a bottom borderless contact on a control gate electrode 105 of a memory cell so that a hydrogen (H_2) concentration in the film is in a range of 1.5×10^21 to 2.6×10^21 atoms/cm^3.例文帳に追加

メモリセルの制御ゲート電極１０５上にボトムボーダレスコンタクト加工用のエッチングストップ層として窒化珪素膜１１５を、膜中水素（Ｈ_２）濃度が１．５×１０^２１〜２．６×１０^２１ａｔｏｍｓ／ｃｍ^３の範囲内となるように形成する。 - 特許庁

A battery pack 20 is equipped with a fuel cell 40 to supply the electric power and a memory part 41 to store the data, and the electric power is supplied to a digital camera 10 and image data obtained by the photography of the digital camera 10 are stored.例文帳に追加

電池パック２０は、電力を供給するための燃料電池４０及びデータを記憶するためのメモリ部４１を備えており、デジタルカメラ１０に電力を供給するとともに、デジタルカメラ１０の撮影によって得られた画像データを記憶する。 - 特許庁

In a memory cell MC, the channel width Wac of an access transistor is made larger than that Wdr of a driver transistor in the relationship of the channel widths Wdr and Wac of the access transistor NQ3 and the driver transistor NQ1.例文帳に追加

本発明のメモリセルＭＣにおいては、アクセストランジスタＮＱ３とドライバトランジスタＮＱ１とのチャネル幅ＷｄｒおよびＷａｃの関係をアクセストランジスタのチャネル幅Ｗａｃをドライバトランジスタのチャネル幅Ｗｄｒよりも大きくする。 - 特許庁

The bias generation circuit 31 generates the bias potential pg1 to reflect one or both of a fluctuation in a potential difference between the first and second driving potentials and a fluctuation in the threshold voltage of the FET constituting the cross feedback circuit of each memory cell.例文帳に追加

バイアス生成回路３１は、第１及び第２の駆動電位間の電位差の変動及び各メモリセルの交差帰還回路を形成するＦＥＴの閾値電圧の変動の一方または双方を反映するようにバイアス電位ｐｇ１を生成する。 - 特許庁

To shorten transfer time of relief information for relieving defect of redundant memory, and disconnect period of an electric fuse while suppressing increase of a circuit area in a semiconductor device in which a defect cell in a chip contains a self-repairable system.例文帳に追加

チップ内の不良セルが自己修復可能なシステムを含む半導体装置において、回路面積の増加を抑制しつつ、冗長メモリの不良を救済するための救済情報の転送時間、および電気ヒューズの切断時間を短縮する。 - 特許庁

A write switch 26 connects common writing data lines WDB and WDBX for transmitting the corrected data INC to corresponding bit lines BL and BLX to write the corrected data back in the original memory cell MC reading data.例文帳に追加

書き込みスイッチ２６は、訂正データＩＮＣを元のデータを読み出したメモリセルＭＣに書き戻すために、訂正データＩＮＣが伝達される共通書き込みデータ線ＷＤＢ、ＷＤＢＸを対応するビット線ＢＬ、ＢＬＸに接続する。 - 特許庁

To provide a highly reliable semiconductor storage device which inhibits an influence of a shape of a micro trench formed in an element isolation region of a peripheral circuit part with adjusting a depth of the element isolation region of a memory cell array and the peripheral circuit part.例文帳に追加

メモリセルアレイおよび周辺回路領域の素子分離領域の深さを調節しつつ、周辺回路部の素子分離領域に形成されるマイクロトレンチ形状の影響を抑制し、信頼性の高い半導体記憶装置を提供する。 - 特許庁

Despite a resistive state of a variable resistive element of a memory cell to be rewritten (an erasing and writing operation), an erasing voltage pulse for making the resistive state of the variable resistive element a lowest erasure state is applied thereto.例文帳に追加

書き換え動作（消去および書き込み動作）対象のメモリセルの可変抵抗素子の抵抗状態に拘わらず、当該可変抵抗素子の抵抗状態を抵抗値の最も低い消去状態とするための消去電圧パルスを印加する。 - 特許庁

The semiconductor integrated circuit system is equipped with a semiconductor chip and a nonvolatile memory cell which is arranged on this chip, memorizable of data of three or more values and rewritable of data, and changes two or more distribution widths of a write threshold voltage according to two or more write levels.例文帳に追加

半導体チップと、このチップに配置され、３値以上のデータを記憶可能で、かつ、データの書き換え可能な不揮発性メモリセルと、を備え、２以上ある書き込みしきい値電圧の分布幅を、２以上ある書き込みレベルに応じて変える。 - 特許庁