「Memory Cell」に関連した英語例文の一覧と使い方(160ページ目) - Weblio英語例文検索

Each second buffer supplies voltage reducing threshold voltage of a transfer transistor and a drive transistor to the first substrate line in accessing a memory cell, and supplies voltage boosting threshold voltage of the transfer transistor and the drive transistor on standby.例文帳に追加

各第２バッファは、メモリセルのアクセス時に、第１基板線に転送トランジスタおよび駆動トランジスタの閾値電圧を低くする電圧を供給し、スタンバイ時に、転送トランジスタおよび駆動トランジスタの閾値電圧を高くする電圧を供給する。 - 特許庁

A ratio of a parity bit for user data written in a memory cell array 201 is reduced by making the number of bits of data input to the ECC circuit 205 exceed the number of bits of data input from the outside for writing.例文帳に追加

ＥＣＣ回路２０５に入力されるデータのビット数を、書き込みのため外部から入力されるデータのビット数よりも多くすることにより、メモリセルアレイ２０１に書き込まれるユーザデータに対するパリティビットの比率を低減させる。 - 特許庁

Furthermore, in a memory cell having a ferroelectric capacitor, a bit line 16 and a plate line 17 are arranged above the ferroelectric substance capacitor with the interlayer insulation film 18 interposed, and the bit line and plate line are arranged at high density.例文帳に追加

また、強誘電体キャパシタを有するメモリセルにおいて、ビット線１６およびプレート線１７が層間絶縁膜を介して強誘電体キャパシタの上部に配設され、上記ビット線およびプレート線が高密度に配設される。 - 特許庁

The nonvolatile semiconductor storage device comprises a first MOS transistor included in a memory cell array part and a second MOS transistor included in a constant-voltage logic circuit unit situated next to the first MOS transistor on an SOI substrate 1.例文帳に追加

不揮発性半導体記憶装置は、ＳＯＩ基板１上に、メモリセルアレイ部に属する第１のＭＯＳトランジスタと、第１のＭＯＳトランジスタに隣接し、定電圧ロジック回路部に属する第２のＭＯＳトランジスタとを備える。 - 特許庁

A memory cell array is divided into a plurality of blocks, data input/output path is selectively controlled through a predetermined data rate option and inputted addresses to perform data input/output at a x8 or x16 speed in one chip.例文帳に追加

複数のブロックにメモリセルアレイを分割し、指定された倍速オプション及び入力されるアドレスを通じてデータの入出力経路を選択的に制御して一つのチップで×８または×１６のデータ入出力を実行可能にする。 - 特許庁

To provide a semiconductor memory in which a data holding characteristic of a cell capacitor is improved reducing charge/discharge current of bit lines by electric charge recycle and current consumption at the time of standby can be reduced and its data access method.例文帳に追加

電荷リサイクルによりビット線の充放電電流を低減しながらセルキャパシタのデータ保持特性を改善して、スタンバイ時の消費電流を低減することが可能な半導体記憶装置及びそのデータアクセス方法を提供すること - 特許庁

A control circuit 13 erases en bloc data of a non-volatile memory cell selected by a page address signal, successively, performs control that data of one page loaded in the page buffer 2 is written in bloc.例文帳に追加

制御回路１３は書き換えモードにおいて、ページアドレス信号により選択された不揮発性メモリセルについて、一括してデータ消去し、引き続きページバッファ２にロードされた１ページ分のデータを一括してデータ書き込みする制御を行う。 - 特許庁

To provide a semiconductor storage suited for image processing by reducing time for reading and writing data on resetting in the semiconductor storage with a memory cell array comprising an SDRAM and a register array comprising an SRAM.例文帳に追加

ＳＤＲＡＭより成るメモリアレイ及びＳＲＡＭより成るレジスタアレイを備える半導体記憶装置におけるリセット時にデータのリード及びライトの時間を短縮し、もって、画像処理に好適な半導体記憶装置を提供する。 - 特許庁

This nonvolatile memory cell is provided with a first well 11 formed in a substrate, a floating gate 30 formed on the substrate via a gate insulation film, and an MOS transistor 20 using the floating gate 30 as a gate electrode.例文帳に追加

本発明に係る不揮発性メモリセルは、基板中に形成された第１ウエル１１と、ゲート絶縁膜を介して基板上に形成された浮遊ゲート３０と、浮遊ゲート３０をゲート電極として用いるＭＯＳトランジスタ２０とを備える。 - 特許庁

Memory cell transistors where word lines serve as gates are provided in an active region OD, and a ferroelectric capacitor composed of a lower electrode, a ferroelectric film, and an upper electrode TE is provided on an element isolating region.例文帳に追加

活性領域ＯＤ内には、ワード線ＷＬをゲートとするメモリセルトランジスタが設けられ、素子分離領域の上に、下部電極，強誘電体膜及び上部電極ＴＥからなる強誘電体キャパシタが設けられている。 - 特許庁

Because the threshold voltage Vth of the memory cell S is raised when the writing is performed, the writing is finished when the voltage of the word line is further raised to a voltage of the word line (dependent on the writing level) where the writing completes.例文帳に追加

書き込みが行われると、メモリセルＳのしきい値電圧Ｖｔｈが上昇するので、さらにワード線の電圧を上げて書き込みが終了となるワード線電圧（書き込みレベルよる）となったところで書き込みを終了する。 - 特許庁

Therefore, for each memory cell transistor, a depletion layer arises between the drain region and the channel region when the drain line is activated, but when the drain line is in high impedance, the depletion layer right below the drain region does not reach the channel region.例文帳に追加

このため、各メモリセルトランジスタは、ドレイン線が活性化されたときはドレイン領域−チャネル領域間に空乏層が発生するが、ドレイン線がハイインピーダンス状態のときはドレイン領域直下の空乏層がチャネル領域に達しない。 - 特許庁

With this setup, the plate electrode 28 is exposed in the peripheral region 56, the interlayer dielectric 29 results in appearing in the peripheral part 55 of a memory cell array region 54, and the interlayer dielectric 29 functions substantially as an etching mask.例文帳に追加

これにより周辺回路領域５６にはプレート電極２８が露出され、メモリセルアレイ領域５４の周辺部５５には層間絶縁膜２９が現れており、この層間絶縁膜２９が実質的にエッチングマスクとして機能する。 - 特許庁

To reduce a peak current of one refresh operation than before; to avoid an interference between adjacent banks; and to prevent a data destruction of a memory cell caused by a lack of data hold time in a large capacity semiconductor storage device having a multi-bank configuration.例文帳に追加

多バンク構成の大容量化した半導体記憶装置において、１回のリフレッシュ動作におけるピーク電流を従来よりも下げ、隣接するバンクの干渉を避け、データホールド時間の不足によるメモリセルのデータ破壊を防ぐこと。 - 特許庁

A first opening 128 and a second opening 129 are formed at the same time over a first metal wiring 119 and a second metal wiring 121, respectively which are provided as the same layer on a substrate on which a transistor for selecting a memory cell is formed.例文帳に追加

メモリセル選択用のトランジスタが形成された基板上の同一層の第１の金属配線１１９及び第２の金属配線１２１上に、夫々、第１の開口部１２８及び第２の開口部１２９を同時に形成する。 - 特許庁

The multi-bit resistive memory cell includes a half of the low-resistance state and a half of high-resistance state, data are stored in the lower half resistive state, by inverting a data scheduled to be stored in the higher half resistance state.例文帳に追加

マルチビット抵抗メモリセルは、抵抗状態の低い方の半分と高い方の半分とを含み、高い方の半分に記憶される予定のデータを反転させることによって、抵抗状態の低い方の半分にデータを記憶する。 - 特許庁

The interface chip IF receives address information ADD for identifying a memory cell and supplies a portion thereof to the core chips CC0 to CC7 in common as chip selection information SEL for comparison with the chip identification information LID.例文帳に追加

インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

To provide an SRAM (Static Random Access Memory) cell circuit which makes a dedicated read line unnecessary by suppressing limiting conditions on transistor dimensions in ensuring certain write operation and read operation and reducing the number of transistors used, and to provide its driving method.例文帳に追加

書き込み動作や読み出し動作を確実にすることに伴うトランジスタ寸法への制約条件を抑制し、使用トランジスタ数を少なくし、読み出し専用線を不要とするＳＲＡＭセル回路およびその駆動方法を提供する。 - 特許庁

To shorten a time required for reaching write-in voltage from Verifying voltage for a word line without increasing capacity of a capacitor added to a boosting circuit when write-in for a memory cell and verify-read-out are performed repeatedly.例文帳に追加

メモリセルへの書き込みとベリファイ読み出しとを繰り返して書き込みを行なう際に、昇圧回路に付加するキャパシタの容量を大きくすることなく、ワード線をベリファイ電圧から書き込み電圧に達する時間を短縮する。 - 特許庁

To provide a ferroelectrics memory cell and an FeRAM element using the same which can improve further its integration density by the structure of its bit-line separated from its active region and has its bit-line structure comprising a depletion type transistor.例文帳に追加

ビットラインと活性領域とが分離された構造より集積度をさらに向上させることのできる、空乏形トランジスタからなるビットライン構造を有する強誘電体メモリセル及びそれを用いたＦｅＲＡＭ素子を提供する。 - 特許庁

Since the control terminal 113 is isolatedly disposed in a module in such a way that the terminal 113 is electrically independent from the outside connecting terminal of a data recording medium, the second memory cell array connected to the word lines Wi becomes a read-only area.例文帳に追加

この端子１１３はデータ記録メディアの外部接続端子とは電気的に独立に、モジュール内部に孤立するように配設することにより、このワード線Ｗｉと接続された第２のメモリセルアレイは、読取り専用領域となる。 - 特許庁

A gate of a short circuit MOSFET N2 of each memory cell block MCB0 is connected to corresponding block selecting signal line SC0,... for short circuit MOS.例文帳に追加

これらのＮ２を、ローカルソース線つまり各セルユニットを構成するｍ−１個のメモリセルの共通ソース領域と対応するドレイン側選択ＭＯＳＦＥＴのソース領域との間を電気的に分離するための分離領域を利用して形成する。 - 特許庁

When a data is written in a memory cell 1, the number of data being written actually is counted by means of a counter 3, a data at the address of maximum count is latched by an address latch circuit 9 and the latched address is counted by means of an address counter 10.例文帳に追加

メモリセル１へのデータ書込時に実際に書き込むデータ数をカウンタ３で計数し、その書き込める最大数のアドレスのデータをアドレスラッチ回路９でラッチし、ラッチした書き込むアドレスをアドレスカウンタ１０で計数する。 - 特許庁

Since this surely inactivates the wordline when the power source is turned on/off and when the standby state is maintained, the stored data of the memory cell 11 can be stably maintained even if the power source of the peripheral circuit 2 is turned on/off.例文帳に追加

これにより、電源をオンオフするときや待機状態を保っているときにワード線が確実に非活性化されるため、周辺回路２の電源をオンオフしても、メモリセル１１の記憶データを安定に保持することができる。 - 特許庁

In order to secure a current to flow in the bit line BL [i] connected to the drain of the twin memory cell (i), the gate voltage BS0 of a bit line selection transistor 217A arranged at half way is set to 4.5 V being high voltage.例文帳に追加

このとき、ツインメモリセル（ｉ）のドレインに接続されたビット線ＢＬ［ｉ］に流れる電流を確保するために、その途中にあるビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を高電圧である４．５Ｖに設定する。 - 特許庁

Next, a plurality of contact plugs 20 are formed in the interlayer dielectric 19 so as to be connected to the control gate 11 of the nonvolatile memory cell, the source or the drain 17 of the nMOS transistor, and the source and the drain 18 of the pMOS transistor, respectively.例文帳に追加

次に、層間絶縁膜１９中に、夫々、不揮発性メモリセルのコントロールゲート１１、ｎＭＯＳトランジスタのソース又はドレイン１７、ｐＭＯＳトランジスタのソース又はドレイン１８に接続される複数個のコンタクトプラグ２０を形成する。 - 特許庁

The semiconductor storage device uses a dummy word line which is a dummy wiring necessary for manufacturing a memory cell section for reinforcement and compensation of the power source during operation, as a power supply wiring, for a power source line which supplies power to a sense amplifier circuit.例文帳に追加

センスアンプ回路に電源を供給する電源ラインに、動作時の電源補強補償用として、メモリセル部の製造プロセス上必要なダミー配線であるダミーワード線を、電源供給配線として用いる半導体記憶装置。 - 特許庁

Pairs of read data line (IOR0-IOR31), write data lines (IOW0- IOW31) and spare read data lines (SIR), spare write data lines (SIW) are arranged across a memory cell array while extending in the column direction.例文帳に追加

メモリセルアレイ上にわたってリードデータ線対（ＩＯＲ０−ＩＯＲ３１）およびライトデータ線対（ＩＯＷ０−ＩＯＷ３１）ならびにスペアリードデータ線対（ＳＩＲ）およびスペアライトデータ線対（ＳＩＷ）を列方向に延在して配設する。 - 特許庁

The threshold voltage of the MOS transistor is monitored so as to produce a high level write voltage and a low level write voltage, which are corrected and shifted based on the monitoring result so as to properly perform reload operation on the memory cell by the global sense amplifier.例文帳に追加

ＭＯＳトランジスタの閾値電圧はモニタして高レベル書込電圧と低レベル書込電圧を生成し、これらはモニタ結果に基づいて補正・シフトされ、以って、グローバルセンスアンプによるメモリセルの再書込動作を適正に実行する。 - 特許庁

To provide a semiconductor integrated circuit capable of smoothly performing write/read operation of data complying with an instruction from a CPU while using a one-port memory cell and read operation of the data for displaying an image to a display panel.例文帳に追加

１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供する。 - 特許庁

PMOS switch transistors SPa and SPb and NMOS switch transistors SNa and SNb constituting the selective transfer gates 15a and 15b are arranged on the opposite sides with a memory cell array 11 in-between.例文帳に追加

そして、それぞれの選択トランスファーゲート１５ａ，１５ｂを構成する、ＰＭＯＳスイッチトランジスタＳＰａ，ＳＰｂおよびＮＭＯＳスイッチトランジスタＳＮａ，ＳＮｂが、それぞれ、メモリセルアレイ１１を挟んで反対側に配置されてなる構成となっている。 - 特許庁

In addition, since it is also possible to make equal wiring distances from the input/output control circuit 20 to an address decoder 18 and an output multiplexer 19, it is possible to minimize the read time from the memory cell array 17.例文帳に追加

しかも、入出力制御回路２０から、アドレスデコーダ１８、及び出力マルチプレクサ１９までの配線距離についても、同距離にすることができるため、メモリセルアレイ１７からの読み出し時間を最短にすることができる。 - 特許庁

Then, when the polysilicon film is deposited further on the polysilicon films 106 and 113, 'drift' of the polysilicon film is generated, and the film becomes thick on the side of a memory cell region and the drift is not generated on a peripheral circuit region.例文帳に追加

その後、ポリシリコン膜１０６、１１３上にさらにポリシリコン膜を堆積させると、メモリセル領域側ではポリシリコン膜の「吹き溜まり」が生じて膜が厚くなる一方、周辺回路領域側では吹き溜まりは生じない。 - 特許庁

According to this method, electron beam data conversion can be performed in one process, which reduces the required time and system resources to about a half, and the method is particularly effective in verifying cell array region or the like of a semiconductor memory element.例文帳に追加

この方法によれば、電子ビームデータの変換過程が一回で済み、所要時間及び必要とされるシステムの資源を半分程度に低減でき、特に半導体メモリ素子のセルアレイ領域などを検証するのに有効である。 - 特許庁

By this arrangement, potential rise of the drain power source line 12 is delayed and the time supplying the drain voltage MCD from the charging circuit 50 becomes longer, and the memory cell array 10_i can be surely charged up to the drain voltage MCD.例文帳に追加

これにより、ドレイン電源線１２の電位上昇が遅延して充電回路５０からドレイン電圧ＭＣＤを供給する時間が長くなり、メモリセルアレイ１０_ｉを確実にドレイン電圧ＭＣＤまで充電することができる。 - 特許庁

A read/write circuit 117 is controlled by delayed internal control signals MAE1, WBE1, thereby, read or write for a memory cell array is performed in timing in accordance with a value set to the AL setting register 132.例文帳に追加

読み出し／書込み回路１１７は、遅延された内部制御信号ＭＡＥ１，ＷＢＥ１によって制御され、これによりＡＬ設定レジスタ１３２に設定された値に応じたタイミングでメモリセルアレイに対する読み出し又は書込みを行う。 - 特許庁

To provide a semiconductor integrated circuit device which can stably transmit and receive data for a processor for performing frequency/voltage control by suppressing influence of variation of threshold voltage even when miniaturization of a memory cell transistor.例文帳に追加

周波数／電圧制御を行なうプロセッサに対して、メモリセルトランジスタの微細化時においても、しきい値電圧のばらつきの影響を抑制して、安定にデータを送受することのできる半導体集積回路装置を実現する。 - 特許庁

In a read test mode, the precharge circuit 20 supplies a power supply voltage VDD to one of node pairs ND11 and ND12, which holds at least low-level data, between writing and reading the data to and from the memory cell 10.例文帳に追加

リードテストモード時、プリチャージ回路２０は、メモリセル１０へのデータの書き込みと読み出しの間において、ノード対ＮＤ１１、ＮＤ１２のうち、少なくともローレベルのデータを保持するノードに対し、電源電圧ＶＤＤを供給する。 - 特許庁

To provide a semiconductor storage device which avoids the occurrence of a WAIT signal during reading when consecutively reading data from a plurality of continuous addresses and has small area penalty by suppressing redundant memory cell area.例文帳に追加

連続する複数番地からデータを連続的に読み出す場合に、読み出し途中でのＷＡＩＴ信号の発生を回避可能で、冗長なメモリセル領域が抑制されエリアペナルティの少ない半導体記憶装置を提供する。 - 特許庁

The interface chip IF receives address information ADD for identifying a memory cell and supplies a part thereof to the core chips CC0 to CC7 in common as chip selection information SEL for comparing with the chip identification information LID.例文帳に追加

インターフェースチップＩＦは、メモリセルを特定するためのアドレス情報ＡＤＤを受け、その一部をチップ識別情報ＬＩＤと比較するためのチップ選択情報ＳＥＬとしてコアチップＣＣ０〜ＣＣ７に共通に供給する。 - 特許庁

A memory cell MC is provided with a floating gate electrode 15a, a first inter-gate insulation film 16a arranged on the floating gate electrode 15a, and a control gate electrode 17a arranged on the first inter-gate insulation film 16a.例文帳に追加

メモリセルＭＣは、フローティングゲート電極１５ａと、フローティングゲート電極１５ａ上に配置される第１ゲート間絶縁膜１６ａと、第１ゲート間絶縁膜１６ａ上に配置されるコントロールゲート電極１７ａとを有する。 - 特許庁

A semiconductor storage device includes a driver circuit having a part of a substrate including a single-crystal semiconductor material, a multilayer wire layer provided on the driver circuit, and a memory cell array layer provided on the multilayer wire layer.例文帳に追加

半導体記憶装置が、単結晶半導体材料を含む基板の一部を有する駆動回路と、当該駆動回路上に設けられる多層配線層と、当該多層配線層上に設けられるメモリセルアレイ層とを有する。 - 特許庁

To provide a magnetic memory device provided with both of a high access speed which is a merit of an MRAM constituted of one selection element and one TMR element and the reduction of a cell area which is a merit of a cross point type MRAM.例文帳に追加

１選択素子と１ＴＭＲ素子で構成されるＭＲＡＭの利点であるアクセス速度の速さとクロスポイント型のＭＲＡＭの利点であるセル面積の縮小化とを兼ね備えた磁気メモリ装置の提供を図る。 - 特許庁

By completing data line charging at an early stage, a time from the data reading start until a passing current difference of the data line reaches a level corresponding to stored data of the selection memory cell is shortened to be able to accelerate data reading.例文帳に追加

データ線の充電を早期に完了することにより、データ読出開始から、データ線の通過電流差が選択メモリセルの記憶データに応じたレベルへ到達するまでの時間を短縮し、データ読出を高速化することができる。 - 特許庁

Thus, even when the second nitride film is penetrated or damaged by etching while forming a contact hole, the sidewall of the laminated gate of the nonvolatile memory cell is protected against moving charge such as a moving ion or the like by the first nitride film.例文帳に追加

本発明によると、第２窒化膜がコンタクトホールを形成する間に、貫通されたり、エッチング損傷を受けたりしても、不揮発性メモリセルの積層ゲートの側壁は第１窒化膜により移動イオン等の移動電荷から保護される。 - 特許庁