「Memory Cell」に関連した英語例文の一覧と使い方(159ページ目) - Weblio英語例文検索

Then, after erasion is performed by a higher erasion discrimination level 1 than a target erasion discrimination level 2, only a memory cell of distribution D1 is rewritten by a lower rewriting discrimination level 1 than the target rewriting discrimination level 2.例文帳に追加

そこで、目標とする消去判定レベル２よりも高い消去判定レベル１で消去を行ったのち、目標とする書き戻し判定レベル２よりも低い書き戻し判定レベル１で分布Ｄ１のメモリセルだけを書き戻す。 - 特許庁

At a next erasure operation, the -8 V is supplied to the well 1 of the memory cell M from the auxiliary capacitor 8 simultaneously with a power source 7 which normally charges, so that charges from the power source 7 can be reduced and power consumption can be reduced.例文帳に追加

そして、次の消去動作で、通常チャージする電源７と同時に、この補助キャパシタ８からメモリセルＭのウェル１に−８Ｖを供給することで、電源７からのチャージは減少でき、消費電力が低減できる。 - 特許庁

To prevent the deterioration of the resistance to insulation of gate insulation film of a peripheral transistor for a peripheral circuit unit as well as the resistance to separation of element of a field insulation film, even when nitriding treatment for improving the quality of a tunnel insulation film in a memory cell unit is applied.例文帳に追加

メモリセル部のトンネル絶縁膜の膜質改善を行うため窒化処理を施しても、周辺回路部の周辺トランジスタのゲート絶縁膜の絶縁耐性の劣化及びフィールド絶縁膜の素子分離耐性の劣化を防止する。 - 特許庁

In addition, the memory cell dispensing with refreshing operation is realized by forming the MOS transistors 50, 52 so as to make the height direction of both side walls opposite to a projection part formed on a board.例文帳に追加

また、基板上に形成した凸部の対向する両側壁の高さ方向をチャネル長とするようにＭＯＳトランジスタ５０、５２を形成することで、従来のＤＲＡＭ並みの面積で、リフレッシュ動作の不要なメモリセルを実現する。 - 特許庁

In addition, a bit line BL formed at the top of the memory cell selecting MISFET extends in the X direction on the principal surface of the semiconductor substrate with the same width and the distance between the adjacent bit lines BL is larger than the width.例文帳に追加

また、メモリセル選択用ＭＩＳＦＥＴの上部に形成されるビット線ＢＬは、半導体基板の主面のＸ方向に沿って同一の幅で延在し、互いに隣接するビット線ＢＬ同士の間隔は、前記幅よりも広い。 - 特許庁

A conductive plate BG is provided between each end of the first and second memory cell units and a surface of a semiconductor substrate, includes inside the pipe layers of at least two blocks, and controls conduction or non-conduction of the inside pipe layers.例文帳に追加

導電性のプレートBGは、第１、第２メモリセルユニットの各一端と半導体基板の表面との間に設けられ、少なくとも２つのブロックのパイプ層を内部に含み、内部のパイプ層の導通および非導通を制御する。 - 特許庁

Each of a plurality of memory cells 100 included in the cell array 101 has a switching element and a capacitative element in which supply, holding and discharge of charge are controlled by the switching element.例文帳に追加

さらに、駆動回路１０２上にセルアレイ１０１が設けられており、セルアレイ１０１が有する複数の各メモリセル１００は、スイッチング素子と、スイッチング素子により電荷の供給、保持、放出が制御される容量素子とを有する。 - 特許庁

In the semiconductor device having a memory cell capacity 40 and the antifuse 20A, the antifuse 20A has at least two or more insulating elements A and B which are formed simultaneously with the capacity 40 and electrically connected in series.例文帳に追加

メモリセル容量４０及びアンチヒューズ２０Ａを有する半導体装置において、前記アンチヒューズは、前記メモリセル容量と同時に形成され電気的に直列に配置された少なくとも２つ以上の絶縁素子Ａ，Ｂを有している。 - 特許庁

Among 66 columns of memory cell units 40 in one line, 64 columns are used as data units, 1 column is used as a redundancy unit, and 1 column is used as a defect specifying unit for storing data to specify a defective unit in the line.例文帳に追加

１行中の６６列のメモリセルユニット４０のうち、６４列がデータ用ユニット、１列が冗長用ユニット、１列が行内の欠陥ユニットを特定するデータを記憶するための欠陥特定用ユニットとして用いられる。 - 特許庁

Continually, to a request for read/write from outside, read/write operation is performed by a sense amplifier for read/write 9-1, and the data saved in the refreshing sense amplifier 9-2 is written back to the memory cell after finishing the operation.例文帳に追加

続いて、外部からの読み出し・書き込み要求に対しては、読み出し・書き込み用のセンスアンプ9-1で読み出し・書き込み動作を行い、その動作終了後にリフレッシュ用のセンスアンプ9-2内に退避しておいたデータをメモリセルへ書き戻す。 - 特許庁

This semiconductor device contains a memory cell part 1000 and a peripheral circuit part 2000, and gate - gate connection layers 21a and 21b connect the gate of a drive transistor Q3 and that of a load transistor Q5, and the gate of a drive transistor Q4 and that of a load transistor Q6.例文帳に追加

メモリセル部１０００と周辺回路部２０００とを含み、ゲート−ゲート接続層２１ａ，２１ｂは其々、駆動トランジスタＱ_3のゲートと負荷トランジスタＱ_5のゲート、駆動トランジスタＱ_4のゲートと負荷トランジスタＱ_6のゲートを接続する。 - 特許庁

In another memory cell 2, reference information equivalent to an information read reference potential is stored, and this reference information is inputted through a bit line bit 7 to the other input terminals of the respective sense amplifiers SA1 to SA5 in common.例文帳に追加

他のメモリセル２には、情報読み出しの基準電位に相当する基準情報が記憶され、この基準情報はビット線ｂｉｔ７を経て前記センスアンプＳＡ１〜５の各他方の入力端子に共通して入力される。 - 特許庁

To provide a semiconductor memory in which a cell plate potential is not varied even in the case that a state is shifted from a state in which accumulated electric charges do not exist in electronic charges accumulating nodes of all capacitors to access operation, when a power source is applied.例文帳に追加

電源投入時において、全てのセルキャパシタの電荷蓄積ノードには蓄積電荷は存在しない状態からアクセス動作に移行する場合おいても、セルプレート電位が変動しない半導体記憶装置を提供すること - 特許庁

An opening is formed in the first conductive film so that the word lines in the memory cell array forming region are separated and arranged by first dry etching, and the side wall insulating film of the word lines is formed in the opening.例文帳に追加

次に、第１のドライエッチングによってメモリセルアレイ形成領域におけるワード線が互いに離間して配置されるように、第１の導電膜に開口部を形成した後、開口部にワード線の側壁絶縁膜を形成する。 - 特許庁

In a single data read operation, data read of stored data of each of before and after applying the prescribed data write magnetic field to a selection memory cell is performed, and data read is performed in accordance with comparison of voltage levels corresponding to each data read.例文帳に追加

１回のデータ読出動作内に、選択メモリセルへの所定のデータ書込磁界の印加前後のそれぞれの記憶データのデータ読出を実行し、それぞれのデータ読出に対応する電圧レベルの比較に応じてデータ読出を実行する。 - 特許庁

As a mask for forming the lamination gate of a memory cell array is used to perform an SAS etching process, another mask for the SAS etching process is unwanted and a process margin in a bit line contact region can be ensured.例文帳に追加

メモリセルアレーの積層ゲートを形成するためのマスクを用いてＳＡＳエッチング工程を行うので、別途のＳＡＳエッチング工程用のマスクを必要とせず、ビットラインコンタクト領域における工程マージンを確保することができる。 - 特許庁

Above the lower electrode 20, an upper electrode 35 formed in the same process as that of a control gate electrode 75 is disposed via an insulation film 80 formed in the same process as that of an intergate insulation film 55 in the memory cell section.例文帳に追加

下部電極２０上には、メモリセル部でのゲート間絶縁膜７０と同一工程で形成された絶縁膜７０を介して、制御ゲート電極７５と同一工程で形成される上部電極３５が設けられている。 - 特許庁

To provide a semiconductor device in which oxide films each having a uniform and optimum film thickness are formed on an interface between a lower-layer electrode and an upper-layer electrode of a memory cell, and an interface between a substrate and a diode electrode of a protective diode.例文帳に追加

メモリセルにおける下層電極と上層電極との界面及び保護ダイオードにおける基板とダイオード電極との界面に、均一で且つ最適な膜厚の酸化膜が形成された半導体装置を実現できるようにする。 - 特許庁

For an insulated gate type field effect transistor inside a memory cell array (1), the transistor of a gate insulating film (Tox1) thicker than the gate insulating film (Tox2) of the insulated gate type field effect transistor of peripheral circuits (3, 4 and 5) is utilized.例文帳に追加

メモリセルアレイ（１）内の絶縁ゲート型電界効果トランジスタには、周辺回路（３，４，５）の絶縁ゲート型電界効果トランジスタのゲート絶縁膜（Ｔｏｘ２）よりも膜厚の厚いゲート絶縁膜（Ｔｏｘ１）のトランジスタを利用する。 - 特許庁

In the memory cell, the current line 8 has a first function for passing a first current component 31 for heating the junction and a second function for passing a second current component 41 for switching the magnetization of the first magnetic layer 21.例文帳に追加

電流ライン８が、接合部を加熱するための第一の電流成分３１を流す第一の機能と、第一の磁気レイヤ２１の磁化を切り換えるための第二の電流成分４１を流す第二の機能とを有する。 - 特許庁

When the block discriminating signal /BD is asserted, each sub-address discriminating part 133-0 to 133-n performs operation discriminating whether inputted address signals A0Y-AnY indicate a defective part in a memory cell array or not.例文帳に追加

ブロック判定信号／ＢＤがアサートされると各サブ・アドレス判定部１３３−０〜１３３−ｎは，入力されるアドレス信号Ａ０Ｙ〜ＡｎＹがメモリセルアレイにおける不良箇所を示すものか否かを判定する動作を行う。 - 特許庁

The memory cell array is arranged correspondingly to sections of the local bit lines LBL, the local bit lines LBL and the global bit lines GBL are arranged with equal pitch, and the global sense amplifier 11 and the local sense amplifier 12 are arranged with twice pitch of the above pitch.例文帳に追加

メモリセルアレイ１０はローカルビット線ＬＢＬの区分に対応して配置され、ローカルビット線ＬＢＬとグローバルビット線ＧＢＬが等ピッチで配置され、その２倍のピッチでグローバルセンスアンプ１１及びローカルセンスアンプ１２が配置されている。 - 特許庁

To provide a semiconductor storage that can prevent the interference between adjacent bit lines when reading data from a memory cell and at the same time can speed up the speed for reading data and reduce power consumption.例文帳に追加

本発明は、メモリセルからのデータ読出し時に、隣接するビット線間の干渉を防止可能とし、同時にデータ読出し速度の高速化及び消費電力の削減を実現可能な半導体記憶装置を提供することを目的とする。 - 特許庁

Accordingly, the memory cell array can operate at the first data transfer rate while allowing the output circuit to output data to an external terminal at the second data transfer rate that is lower than the first data transfer rate, in a test mode of operation.例文帳に追加

これにより、テストモードで、前記メモリセルアレイは前記第１データ転送速度で動作する一方、前記出力回路は前記第１データ転送速度より低い前記第２データ転送速度でデータを前記外部ターミナルに出力しうる。 - 特許庁

Then, a clock generator 12 once stops a clock CLK, and a retrieving processor 25 obtains an address of the singular cell in the semiconductor memory from the address in the block from an address holder 23 and block identification information from the unit 26.例文帳に追加

するとクロック発生器１２はクロックＣＬＫを一旦止め、検索処理部２５はアドレス保持器２３からのブロック内アドレスとブロック判定器２６からのブロック識別情報から半導体メモリ上の特異セルのアドレスを求める。 - 特許庁

To receive no damage on the surface part of an impurity area being a source or a drain of a memory cell and receive no damage on the side parts of a tunnel insulating film and a capacity insulating film constituting a laminated gate electrode.例文帳に追加

メモリセルのソース又はドレインとなる不純物領域の表面部がダメージを受けないようにすると共に、積層型ゲート電極を構成するトンネル絶縁膜及び容量絶縁膜の側部がダメージを受けないようにする。 - 特許庁

In a memory cell in which two inverters constituted of a load transistor and a drive transistor respectively are cross-coupled, each gate of the load transistor and the drive transistor is coupled electrically to a gate wiring of poly-metal structure commonly.例文帳に追加

各々が負荷トランジスタおよび駆動トランジスタから構成された２個のインバータを交差結合したメモリセルにおいて、負荷トランジスタおよび駆動トランジスタの各ゲートをポリメタル構造のゲート配線と共通に電気的に結合する。 - 特許庁

The gate electrodes G, GP of respective transistors in a memory cell region and a peripheral circuit region are constituted by successively laminating a gate insulating film 4, a polycrystal silicon film 5, an inter-electrode insulating film 6, and a polycrystal silicon film 7 on a silicon substrate 1.例文帳に追加

メモリセル領域および周辺回路領域の各トランジスタのゲート電極Ｇ、ＧＰは、シリコン基板１に、ゲート絶縁膜４、多結晶シリコン膜５、電極間絶縁膜６、多結晶シリコン膜７を順次積層して構成される。 - 特許庁

In that case, one or plural column lines BL0, BL1, BLn which are not connected with the memory cell MC3 are controlled so as to be electrically insulated in a sense amplifier when reading or writing the data signal DA.例文帳に追加

その際、メモリセルＭＣ３とは接続されていない１つまたは複数の列ラインＢＬ０，ＢＬ１，ＢＬｎを、データ信号ＤＡの読み出しまたは書き込みにあたりそれがセンスアンプ３内で電気的に絶縁されるよう制御される。 - 特許庁

To provide a nonvolatile semiconductor memory device in which a threshold value after write can be controlled accurately independently of the state of an adjacent cell in a plurality of cells arranged on the same word line, and to provide its operating method.例文帳に追加

同一ワード線に配置された複数個のセルにおいて、隣接セルの状態に依存することなく、正確に書き込み後のしきい値を制御することができる不揮発性半導体メモリ装置及びその動作方法を提供すること。 - 特許庁

To provide an analytic model generation program and analyzing program that do not strain a memory area in analyzing a three-dimensional electromagnetic field when electromagnetic field analysis such as FDTD employing cell division is applied to a circuit board.例文帳に追加

回路基板を対象にセル分割を用いたＦＤＴＤ等の電磁界解析を行なう際に、３次元電磁界解析時のメモリ領域を逼迫させることのないような、解析モデル作成プログラムおよび解析プログラムを提供する。 - 特許庁

The read protection is released only when detecting that a specified operation procedure is performed by a rewrite operation detection part 108 for detecting the operation procedure to a memory cell array 121 based on a control signal 811.例文帳に追加

制御信号８１１に基づいてメモリセルアレイ１２１に対する動作手順を検知する書き換え動作検知部１０８において、規定された通りの動作手順が行われたことを検知した場合にのみ読み出しを禁止を解除する。 - 特許庁

To improve performance of an SRAM circuit in a low power-supplying-voltage condition by constituting an SRAM memory cell with an FD-SOI transistor, and controlling the potential of the lower layer of the embedded oxide film of the SOI transistor constituting a drive transistor.例文帳に追加

ＳＲＡＭメモリセルをＦＤ−ＳＯＩトランジスタで構成し、駆動トランジスタを構成するＳＯＩトランジスタの埋め込み酸化膜の下の層の電位を制御して、低電源電圧状態でのＳＲＡＭ回路の性能を向上させる。 - 特許庁

After transistors etc. are formed on a semiconductor substrate 110, ferroelectric capacitors of a structure in which a ferroelectric film 127 is sandwiched between electrodes 126a and 128a are formed in a memory cell forming region and a logic circuit forming region, respectively.例文帳に追加

半導体基板１１０にトランジスタ等を形成した後、メモリセル形成領域及びロジック回路形成領域にそれぞれ強誘電体膜１２７を電極１２６ａ，１２８ａで挟んだ構造の強誘電体キャパシタを形成する。 - 特許庁

A control circuit is configured to apply a first voltage to a selected first wiring and apply a second voltage lower than the first voltage to a selected second wiring, so that a predetermined potential difference is applied to a selected memory cell.例文帳に追加

制御回路は、選択メモリセルに所定の電位差を印加するため、選択された前記第１配線に第１の電圧を印加するとともに選択された前記第２配線に第１の電圧よりも小さい第２の電圧を印加する。 - 特許庁

This SRAM memory cell 1 has three storage holding states of a state in which 0, 1 are stored in storage nodes N1, N2, a state in which 1, 0 are stored in storage nodes N1, N2, a state in which 1, 1 are stored in storage nodes N1, N2.例文帳に追加

このＳＲＡＭのメモリセル１は、記憶ノードＮ１，Ｎ２に０，１を記憶する状態と、記憶ノードＮ１，Ｎ２に１，０を記憶する状態と、記憶ノードＮ１，Ｎ２に１，１を記憶する状態との３つの記憶保持状態を有する。 - 特許庁

To provide a clamp circuit capable of reducing the read access time, minimizing the current loss and generating a stable word line voltage at the time of a data read operation of the memory cell of a semiconductor element, and a booster circuit using it.例文帳に追加

半導体素子のメモリセルのデータ読出動作時、読出アクセスタイムを減らし、電流損失を最小化し、安定したワードライン電圧を生成することが可能なクランプ回路及びこれを用いたブースト回路を提供すること。 - 特許庁

To provide a semiconductor memory and a semiconductor device in which the matching distance of contact hole opening lithography and gate electrode forming lithography is not required to be secured and the area of a cell array and the like can be reduced, and to provide manufacturing methods for these.例文帳に追加

コンタクトホール開口のリソグラフィとゲート電極形成のリソグラフィの整合距離を確保する必要がなく、セルアレイなどの面積の縮小が可能な半導体記憶装置、半導体装置とそれらの製造方法を提供する。 - 特許庁

Then, the output part outputs signals QZ0 to QZ4 which are 0th to 4th match judging signal candidates showing, respectively, whether or not comparison data stored in the 0th to 4th associative memory cell groups match with inspection data.例文帳に追加

そして、第０列乃至第４列の連想メモリセル群が記憶する比較データと、検査データとが一致するか否かをそれぞれ示す第０乃至第４の一致判定信号候補である信号ＱＺ０〜ＱＺ４を出力する。 - 特許庁

To provide an electro-deposition display device capable of being driven with a low power consumption and high memory ability by using an electro-deposition method, moreover, capable of easily changing a display color of each cell to easily perform color display.例文帳に追加

電着法を用いることにより、メモリー性が高く、低消費電力で駆動することが可能であり、しかも、セル毎の表示色を容易に置き換えられ、容易にカラー表示を行うことが可能な電着表示装置を提供する。 - 特許庁

If a battery device 10 satisfies neither of three conditions A, B and C, a CPU 38 makes a judgement that the battery device 10 is modified and erases a genuine cell information D1 of a nonvolatile memory 34 (Step 20).例文帳に追加

バッテリー装置１０が３つの条件Ａ、Ｂ、Ｃの何れも満たさない場合には、ＣＰＵ３８はバッテリー装置１０が改造されたものと判断し、不揮発性メモリ３４の純正セル情報Ｄ１を消去する（ステップＳ２０）。 - 特許庁

To establish a method which matches both processes and can form both elements together by damascene process with good controllability, when the manufacturer mounts a single gate peripheral transistor and a stacked gate type of nonvolatile memory cell mixedly on one chip.例文帳に追加

単ゲート型周辺トランジスタと、積層ゲート型不揮発性メモリセルを1チップ上に混載させる際、両プロセスを整合させ制御性良くこれらの素子両方を一緒にダマシンゲートプロセスで形成できる方法の確立が課題である。 - 特許庁

To provide a semiconductor integrated circuit, by which the write/read of the data following an instruction from a CPU and the read for displaying a picture on a display panel are smoothly carried out while using a single port memory cell.例文帳に追加

１ポートメモリセルを使用しながら、ＣＰＵからの命令に従うデータの書込み／読出し動作と、表示パネルに画像を表示するためのデータの読出し動作とをスムーズに行うことができる半導体集積回路を提供する。 - 特許庁

Subsequently, a capacitor insulating film is formed on the whole surface of the substrate 201, a second conducting film 206 is formed on the capacitor insulating film, the layer 206 is made to remain on the alignment mark formation region and a plate electrode 206 is formed on the memory cell region.例文帳に追加

続いて、全面に容量絶縁膜を形成し、その上に第２の導電層２０６を形成し、位置合わせマーク形成領域に第２の導電層２０６を残存させ、メモリセル領域にプレート電極２０６を形成する。 - 特許庁

Consequently, a side wall insulation film 10a can be formed narrow in a MOS transistor for the memory cell section AR2, while a side wall insulation film 10d can be formed wide in a MOS transistor for the circuit section with a high breakdown voltage.例文帳に追加

これにより、メモリセル部ＡＲ２用のＭＯＳトランジスタにおいて側壁絶縁膜１０ａの形成幅を小さく、そして、高耐圧回路部用のＭＯＳトランジスタにおいて側壁絶縁膜１０ｄの形成幅を大きくできる。 - 特許庁