「Memory Cell」に関連した英語例文の一覧と使い方(155ページ目) - Weblio英語例文検索

To effectively use the interiors of trench regions for a wiring, to contrive reduction in a chip size, to reduce the size of a cell pattern in the direction intersecting orthogonally a word line in the case where a semiconductor device is applied to the memory cell of a CMOS STRAM, and to enable the speedup of the STRAM in the device using a trench element isolation structure.例文帳に追加

トレンチ型素子分離構造を用いた半導体装置において、トレンチ領域の内部を配線のために有効に活用し、チップサイズの縮小化を図り、ＣＭＯＳ型のＳＲＡＭのメモリセルに適用した場合には、ワード線に直交する方向のセルパターン寸法を縮小化し、ＳＲＡＭの高速化を実現する。 - 特許庁

To provide a semiconductor memory device for reducing current consumption in sense amplifier over driver scheme in which current quantity consumed needlessly at discharge operation can be reduced by making reference voltage of a cell power source voltage discharge section differ from reference voltage of a cell power source voltage generating section in a portion of a discharging period.例文帳に追加

放電区間の一部でセル電源電圧放電部の基準電圧とセル電源電圧発生部の基準電圧を異にすることによって、放電動作時不要に消耗される電流量を低減し得るセンスアンプオーバドライバスキームにおける消耗電流の減少のための半導体メモリ装置を提供する。 - 特許庁

Before search operations in two TCAM cells of a PCAM cell 1 and an NCAM cell 1, a memory controller 100 connects the match line MLp to a power source and connects the match line MLn to a ground, and then connects the match lines MLp and MLn to each other so as that electric potentials of the match lines are the same as each other.例文帳に追加

メモリコントローラ１００は、それぞれＴＣＡＭセルであるＰＣＡＭセル１及びＮＣＡＭセル１における検索動作の前に、マッチラインＭＬｐを電源に接続しかつマッチラインＭＬｎを接地した後、マッチラインＭＬｐとマッチラインＭＬｎとを接続し、マッチラインＭＬｐとマッチラインＭＬｎの電位を互いに等しくする。 - 特許庁

A fourth conductive film 13 is formed in a trench 4 as a gate electrode, and a gate wiring 24 is formed upward from the fourth conductive film 13 so as to effect conductive connection to a word line WL electrically whereby the minimum cell area, required to one memory cell, can be reduced.例文帳に追加

トレンチ４内にゲート電極として第４の導電膜１３が形成されると共に、この第４の導電膜１３から上方に対してワード線ＷＬと電気的に導通接続するようにゲート配線２４が形成されるため、１メモリセルに要求される最小セル面積を少なくすることができる。 - 特許庁

The method for manufacturing the flash memory device comprises the steps of forming the dielectric film 25, and then forming an amorphous silicon layer 31 to alleviate a topology generated by patterning a first polysilicon layer 24 in a cell region so that the silicon layer 31 conducts a role of a dielectric film protective layer of the cell region at the time of forming the gate oxide film 26 of the peripheral circuit region.例文帳に追加

誘電体膜２５を形成した後、アモルフォスシリコン層３１を形成してセル領域で第１ポリシリコン層２４のパターニングで発生したトポロジーを緩和させ、アモルフォスシリコン層３１が周辺回路領域のゲート酸化膜２６形成の時にセル領域の誘電体膜保護層の役割をするようにする。 - 特許庁

To provide an element structure suitable for a high integration by realizing compatibility of a high speed operation and a low power consumption difficult in a conventional memory cell using a negative differentiating resistor and a load.例文帳に追加

従来の負性微分抵抗及び負荷を用いた記憶素子で困難であった高速動作と低消費電力の両立を実現し、高集積化に適した素子構造を提供することを目的とする。 - 特許庁

The bit line parasitic capacitance Ck1 is the parasitic capacitance formed between the bit line BL and low voltage power supply (ground potential), and consists of a capacitance between adjacent bit lines and a diffusion layer capacitance of memory cell transistors.例文帳に追加

ビット線寄生容量Ｃｋ１は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。 - 特許庁

An internal write-in signal WEi of a H level is inputted to the voltage supply circuit 72 at the time of write-in of data, voltage VCC-VTH is supplied to a memory cell by a N channel MOS transistor 721.例文帳に追加

電圧供給回路７２は、データの書込み時、Ｈレベルの内部書込信号ＷＥｉが入力され、ＮチャネルＭＯＳトランジスタ７２１によって電圧ＶＣＣ−ＶＴＨがメモリセルへ供給される。 - 特許庁

To provide a semiconductor device in which wasteful charging and discharging currents can be prevented from being made to flow to the bit line of a reference potential side while a sense amplifier senses and when shift is made from precharging in a memory cell to data reading.例文帳に追加

センスアンプによるセンス中や、メモリセルにおけるプリチャージからデータの読み出しに移る際に、参照電位側のビット線に無駄な充放電電流が流れるのを防止できる半導体装置を提供する。 - 特許庁

Then side walls 23a and 23b composed of an insulator are respectively formed on the side faces of the capacitor section of the memory cell region or the conductor wiring and the side faces of the gate electrode 13a in the peripheral circuit region by etching back the insulating film 23.例文帳に追加

絶縁膜２３をエッチバックして、メモリセル領域の容量部又は導体配線の側面と、上記周辺回路領域のゲート電極の側面とに、それぞれ絶縁体サイドウォール２３ａ，２３ｂを形成する。 - 特許庁

To provide a nonvolatile semiconductor storage device which can execute an adequate comparison operation between reference circuits and respective blocks in a configuration in which memory cell arrays are divided into a plurality of blocks.例文帳に追加

本発明は、メモリセルアレイを複数のブロックに分割した構成においてレファレンス回路と各ブロックとの間で適切な比較動作が実行可能な不揮発性半導体記憶装置を提供することを目的とする。 - 特許庁

To provide an LSI for suppressing an increase in layout area caused by a word line keeper circuit added so as to reduce power consumption during stand-by by executing power supply separation between a memory cell array part and a peripheral circuit part.例文帳に追加

メモリセルアレイ部と周辺回路部との電源分離を実施して待機時の消費電力を削減するために付加するワード線キーパー回路によるレイアウト面積の増加を抑制することが可能なLSI を提供する。 - 特許庁

Disturbance defect of each memory cell is restrained by reducing the ratio W2/W1 between the gate width W1 of the gate oxide film 120 and the gate width W2 of the floating gate 140 in a channel width direction.例文帳に追加

チャネル幅方向にゲート酸化膜１２０のゲート幅Ｗ１と、フローティングゲート１４０のゲート幅Ｗ２との比Ｗ２／Ｗ１を小さくすることにより、各メモリセルのＤｉｓｔｕｒｂ不良を抑制する。 - 特許庁

To allow a reference voltage generator of a FeRAM to provide high data integrity over a long period of time by periodically calibrating reference voltage so as to track the changes in a memory cell due to a factor such as temperature and aging.例文帳に追加

FeRAMの基準電圧発生器は、周期的に温度及び老化のような要因によるメモリセルの変化を追跡するように基準電圧を校正することによって、長期にわたって、高いデータの完全性を提供する。 - 特許庁

And when the memory cell of the deplete-state exists, voltage (Vss or negative voltage) of a selection level is applied to one of word lines in order, the residual word lines are made a non-selection level (negative voltage or Vss).例文帳に追加

そして、デプリート状態のメモリセルがあったときは、ワード線のうち一つに順番に選択レベルの電圧（ＶＳＳまたは負電圧）を印加し、残りのワード線は非選択レベル（負電圧またはＶＳＳ）にするようにした。 - 特許庁

A semiconductor storage device comprises a memory cell array 23, a Y decoder circuit 21, an X decoder circuit 22, a sense amplifier circuit 24, a Y gate circuit 25, a high voltage generation circuit 2, a high voltage regulating circuit 30, and a voltage adjustment circuit 30A.例文帳に追加

メモリセルアレイ２３、Ｙデコーダー回路２１、Ｘデコーダー回路２２、センスアンプ回路２４、Ｙゲート回路２５、高電圧発生回路２、高電圧レギュレート回路３０、電圧調整回路３０Ａなどで構成される。 - 特許庁

To provide a nonvolatile semiconductor storage element by preventing the generation of a hole trap and a defect in a gate oxide film in a memory cell through a data erasing operation and stabilizing an operation by suppressing the fluctuation of element characteristics.例文帳に追加

データ消去動作によりメモリセルにホールトラップやゲート酸化膜の欠陥を生じさせにくく、素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供する。 - 特許庁

For example, for a memory cell 3(1, p) of address 1, sources of the NMOS transistors 11(1, p), 12(1, p) of which the gates are connected to the search bus SB(p) or XBP(p) are connected to a match line ML0 of address 0.例文帳に追加

例えば、１番地のメモリセル３（１、ｐ）については、ゲートがサーチバスＳＢ（ｐ）又はＸＳＢ（ｐ）に接続されているＮＭＯＳトランジスタ１１（１、ｐ）、１２（１、ｐ）のソースを０番地のマッチラインＭＬ０に接続する。 - 特許庁

The above seven transistors are arranged in two N-wells and two P-wells, wherein the N-wells and P-wells are alternately arranged in a row, and as a result, the length of the memory cell in a minor axis direction is relatively short.例文帳に追加

そして、この７つのトランジスタはそれぞれ２つのＮウェル及び２つのＰウェルに配列されるが、ＮウェルとＰウェルとは交互に１列に配列され、その結果メモリセルの短軸方向の長さが相対的に短い。 - 特許庁

To reduce a layout area of a memory cell array without causing an increase in leakage current of a transistor, an increase in a value of resistance of an impurity diffusion region, or the like in a semiconductor integrated circuit incorporating a mask ROM.例文帳に追加

マスクＲＯＭを内蔵した半導体集積回路において、トランジスタのリーク電流の増加や不純物拡散領域の抵抗値の増加等を招くことなく、メモリセルアレイのレイアウト面積を削減する。 - 特許庁

The memory cell is composed of the ferroelectric capacitor 30 which stores data by the deviation of the polarization of the ferroelectric film and a selection transistor 20 which is connected to the ferroelectric capacitor 30 in parallel.例文帳に追加

強誘電体膜の分極の偏位によってデータを記憶する強誘電体キャパシタ３０と、該強誘電体キャパシタ３０に並列に接続された選択トランジスタ２０とによってメモリセルが構成されている。 - 特許庁

A memory cell of this SRAM includes a first and a second access MOS transistors Q5, Q6, a first and a second driver MOS transistors Q1, Q2 and a first and a second load MOS transistors Q3, Q4.例文帳に追加

本発明に係るＳＲＡＭのメモリセルは、第１と第２アクセスＭＯＳトランジスタＱ５，Ｑ６と、第１と第２ドライバＭＯＳトランジスタＱ１，Ｑ２と、第１と第２ロードＭＯＳトランジスタＱ３，Ｑ４とを含む。 - 特許庁

A memory cell array 12 comprises plural main word lines MW, plural sub-word lines SW corresponding to each main word line, and sub-word lines SW in the direction of column, and is divided into plural sub-arrays 13A-13H.例文帳に追加

メモリセルアレイ１２は複数のメインワード線ＭＷと、各メインワード線に対応する複数のサブワード線ＳＷとを含み、列方向のサブワード線ＳＷを含んで複数のサブアレイ１３Ａ〜１３Ｈに分割されている。 - 特許庁

The element wiring forming apparatus 50 forms fuse elements 11a-11f in a pattern according to the results of memory cell test on the semiconductor device, and forms elements or wiring in a region above a region where the fuse elements are formed.例文帳に追加

素子配線形成装置５０は、メモリセルテストの結果に応じたパタンのヒューズ素子１１ａ〜１１ｆを半導体装置上に形成し、ヒューズ素子が形成された領域の上方の領域に素子又は配線を形成する。 - 特許庁

This flash memory device includes a cell array including a plurality of word lines, and a voltage supplying and selecting portion for supplying at least two voltages different from each other to the plurality of word lines during the erasing operation.例文帳に追加

本発明のフラッシュメモリ装置は、複数のワードラインを有するセルアレイと、消去動作時に、前記複数のワードラインに少なくとも２個の互いに異なる電圧を提供する電圧供給及び選択部と、を備える。 - 特許庁

To provide a semiconductor memory capable of improving operation performance without increasing a layout area in the case that a DRAM cell is formed with SOI structure, and to provide its manufacturing method.例文帳に追加

ＳＯＩ構造でＤＲＡＭセルを作成した場合において、レイアウト面積を増大させることなく、また、動作性能の向上を可能とした半導体記憶装置およびその製造方法を提供することを目的とする。 - 特許庁

The memory cell array of the semiconductor device includes local bit lines LBL1-LBL4 and global bit lines GBL1-GBL4, switches S1, S2, sense amplifiers SA1, SA2 on both sides, and switches S3, S4.例文帳に追加

本発明の半導体装置のメモリセルアレイにおいて、ローカルビット線ＬＢＬ１〜ＬＢＬ４及びグローバルビット線ＧＢＬ１〜ＧＢＬ４と、スイッチＳ１、Ｓ２と、両側のセンスアンプＳＡ１、ＳＡ２と、スイッチＳ３、Ｓ４を備えている。 - 特許庁

The writing of the memory cell is performed by setting the drain to be higher potential rather than that of the source, and infusing a hot electron which is generated in the end of the low concentration source into the silicon nitride film which constitutes a part of the gate insulating film.例文帳に追加

このメモリセルの書き込みは、ドレインをソースよりも高電位とし、低濃度ソースの端部で発生したホットエレクトロンを前記ゲート絶縁膜の一部を構成する窒化シリコン膜中に注入して行う。 - 特許庁

Magnitude of voltage between a gate and a source of the selection MOS transistor of a memory cell connected to a selection word line is lowered than power source voltage by controlling voltage of a selection word line WL during read-out operation.例文帳に追加

読み出し動作時における選択ワード線ＷＬの電圧を制御することにより、選択ワード線に接続するメモリセルの選択ＭＯＳトランジスタのゲート・ソース間電圧の大きさを電源電圧よりも低くする。 - 特許庁

The write driver control circuit varies at least one of a pulse width and a pulse count of at least one of the reset pulse current and the set pulse current according to a load between the write driver and the memory cell selected by the address circuit.例文帳に追加

前記ライトドライバ制御回路はアドレス回路により選択されたライトドライバとメモリセルとの間の負荷に応じて少なくとも一つのリセットとセットパルス電流の少なくとも一つのパルス幅とパルスカウントを変化させる。 - 特許庁

The filler material of each memory cell has at least a first form corresponding to a first storage enabling logical value, and at least a second form corresponding to a second storage enabling logical value.例文帳に追加

各メモリ・セルの前記充填材料が、第１の記憶可能な論理値に対応する少なくとも１つの第１の形態と、第２の記憶可能な論理値に対応する少なくとも１つの第２の形態を有する。 - 特許庁

Thereafter, a tunnel insulating film 7 for the nonvolatile memory transistor is formed on the silicon substrate 1, it is left in the cell array region and removed and a gate insulation film 10 for the high-voltage system transistor is formed in a peripheral circuit region.例文帳に追加

その後、シリコン基板１に、不揮発性メモリトランジスタ用のトンネル絶縁膜７を形成し、これセルアレイ領域に残して除去して、周辺回路領域に高電圧系トランジスタ用のゲート絶縁膜１０を形成する。 - 特許庁

To provide a semiconductor device having a high voltage driving system transistor, and a memory cell and a low voltage driving system transistor wherein junction breakdown strength between a source/drain electrode and a substrate does not disperse and short circuit is not generated.例文帳に追加

高電圧駆動系トランジスタを有し、ソース／ドレイン電極と基板の間の接合耐圧がばらつかずショートすることもないメモリセルと低電圧駆動系トランジスタを有する半導体装置を提供する。 - 特許庁

In particular, the channel 5 is constituted of fullerene and the gate insulating film 3 is constituted of an inorganic substance such as alumina or silicon dioxide, thereby obtaining the nonvolatile memory cell 1 in which writing, deleting and reading can electrically be performed.例文帳に追加

特に、チャンネル５がフラーレンからなり、ゲート絶縁膜３がアルミナや二酸化シリコンなどの無機物から構成されているので、電気的に書き込み、消去、読み出しができる不揮発性記憶素子１となる。 - 特許庁

To prevent deterioration of reliability caused by the direct contact of a silicon nitride film with the surface of the source/drain region of a high breakdown voltage transistor of a peripheral circuit region, with the composition forming the silicon nitride film in a memory cell region.例文帳に追加

メモリセル領域にシリコン窒化膜を形成する構成で、周辺回路領域の高耐圧トランジスタのソース／ドレイン領域の表面に直接シリコン窒化膜が接することで信頼性が劣化するのを改善する。 - 特許庁

To reduce variation in film forming and in the amount of polishing of the interlayer dielectric deposited on a capacitor, relating to a semiconductor device which comprises a memory cell region having a cubic capacitor and a peripheral circuit region.例文帳に追加

立体形状のキャパシタを有するメモリセル領域と周辺回路領域とを有する半導体装置において、キャパシタの上に堆積する層間絶縁膜の成膜ばらつき及び研磨量ばらつきを低減する。 - 特許庁

A memory cell 14 and a drain side selection gate 16A and a source side selection gate 16B are formed on a semiconductor substrate 11, and then a polycrystalline silicon film is stacked through a plate insulating film 21 over the whole face.例文帳に追加

たとえば、半導体基板１１上に、メモリセル１４およびドレイン側選択ゲート１６Ａ，ソース側選択ゲート１６Ｂをそれぞれ形成した後、全面に、プレート絶縁膜２１を介して多結晶シリコン膜を堆積させる。 - 特許庁

Operation of the sense amplifier is controlled so that sense margins are different, defective margin is detected conforming to coincidence/noncoincidence of the logic levels of output signals of these sense amplifiers, and an address of the defective margin memory cell is registered.例文帳に追加

センスアンプを、センスマージンが異なるようにその動作を制御し、これらのセンスアンプの出力信号の論理レベルの一致／不一致に従ってマージン不良を検出し、そのマージン不良メモリセルのアドレスを登録する。 - 特許庁

Therefore, when moisture corresponding to a humidity in the atmosphere is absorbed into a moisture-sensitive film 31, the capacity value C of the capacity 3 in each memory cell 4 becomes different even if the humidity in the atmosphere is the same.例文帳に追加

これにより、雰囲気の湿度に応じた水分が感湿膜３１に吸収された場合に、雰囲気中の湿度が同一であっても、各メモリセル４における容量３の容量値Ｃが異なることになる。 - 特許庁

A plurality of word lines 1a-4a are connected to respective cells of a memory cell circuit B2-1, each is provided with a word signal control circuit B1-1 for supplying a word signal prepared from an initialization signal Init.例文帳に追加

メモリセル回路Ｂ２−１の各セルに複数のワード線１ａ〜４ａを接続し、それぞれにイニシャライズ信号Ｉｎｉｔより作成したワード信号を供給するワード信号制御用回路Ｂ１−１を設ける。 - 特許庁

To provide a nonvolatile memory cell for enhancing program efficiency by maximizing the coupling rate, without involving source region junction depth or floating gate thickness, and to provide a method for manufacturing the same.例文帳に追加

ソース領域の接合の深さ及び浮遊ゲートの厚さに関係なしにカップリング比率を極大化させてプログラム効率を向上させることができる不揮発性メモリセル及びその製造方法を提供すること。 - 特許庁

The control circuit sets the voltage between the control gate electrode and the source to the second value while maintaining the voltage of the control gate electrode of the selected memory cell at 0 or a positive value in the case of executing the second read-out operation.例文帳に追加

制御回路は、第２の読み出し動作を実行する場合、選択メモリセルの制御ゲート電極の電圧を０又は正の値に保ちながら制御ゲート電極とソースとの間の電圧を第２の値に設定する。 - 特許庁

To provide a non-volatile semiconductor storage device where fluctuation of threshold voltage of respective memory cell transistors can be suppressed and thickness of a tunnel insulating film can be set to desired one; and to provide the manufacturing method of the device.例文帳に追加

各メモリセルトランジスタのしきい値電圧のばらつきを抑えることができ、また、トンネル絶縁膜の厚みを所望の厚みに設定することができる不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

The magnetic memory cell comprises a data layer (110), the soft reference layer (130) having lower magnetic energy than the data layer (110) has, and a spacer layer (120) disposed between the data layer (110) and reference layer (130).例文帳に追加

データ層（１１０）と、前記データ層よりも磁気エネルギーが低い軟らかい基準層（１３０）と、前記データ層（１１０）と前記軟らかい基準層（１３０）の間に配置されたスペーサ層（１２０）とを含む磁気メモリセル。 - 特許庁

By reading out a copy of data stored in a memory cell accessed by a word line which has already been precharged, it is possible to satisfy the latency specification which does not tolerate a time required to precharge a second word line.例文帳に追加

既にプリチャージされたワードラインによってアクセスされたメモリセル上に格納されたデータのコピーを読み出すことにより、第２のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たすことができる。 - 特許庁