「Memory Cell」に関連した英語例文の一覧と使い方(152ページ目) - Weblio英語例文検索

Therefore, the transistor 4 executes selection of a memory cell while playing a role of a fusible element simultaneously.例文帳に追加

従って、トランジスタ４は、同時にヒュージブル素子の役割を果たしながらメモリセル選択の機能を実行し、上記構成は、溶断に必要なプログラミング電流で動作可能なトランジスタがより少数しか必要ない。 - 特許庁

To provide a memory cell which applies a voltage required to change it into a high resistance state or a low resistance state, to a variable resistance element by suitably controlling the resistance value.例文帳に追加

抵抗値を適切に制御することにより、高抵抗状態または低抵抗状態に変化させるのに必要な電圧を可変抵抗素子に印加することの可能なメモリセルを提供する。 - 特許庁

In the case where "1" data are being stored in a memory cell MC, a bit line BL is driven to "H" level (control line driving potential VBL) and a bit line/BL is driven to "L" level (reference potential) when a sensing operation is completed.例文帳に追加

メモリセルＭＣに「１」データが記憶されている場合には、センス動作が完了すると、ビット線ＢＬは「Ｈ」レベル（制御線駆動電位ＶＢＬ）、ビット線／ＢＬは「Ｌ」レベル（基準電位）に駆動される。 - 特許庁

To obtain an integrated programmable logic cell which realizes a programmable logic means, a programmable connecting means, and a memory means and has a simple constitution by arranging basic circuits in the form of a two-dimensional array.例文帳に追加

プログラマブル論理手段として機能するセルの入出力を確保するために必要となる、プログラマブル結線手段として機能するセルの必要量を、セルの回路量増加を抑えたままで削減する。 - 特許庁

The mask data and the cross-sections of the 2T and 2C DRAM cell and those of the 1T DRAM cells are mutually fully compatible except for a diffused connection section where the two memory nodes of the two 1T DRAM cells are connected.例文帳に追加

２Ｔ ２Ｃ ＤＲＡＭセルおよび１Ｔ ＤＲＡＭセルのマスク・データおよび断面は、これら２つの１Ｔ ＤＲＡＭセルの２つの記憶ノードを接続する拡散接続部を除き、互いに完全に適合する。 - 特許庁

To provide a method of programming a nonvolatile memory device to set a program start voltage in consideration of the program speed of each cell.例文帳に追加

本発明の不揮発性メモリ装置のプログラム方法は、各セルのプログラム速度に応じてプログラム開始電圧を異なって設定する不揮発性メモリ装置のプログラム方法を提供することを目的としている。 - 特許庁

The acceleration test is selected among (1) word line voltage application time extension, (2) bit line charging time extension, (3) bit line voltage rise, (4) word line application voltage rise, and (5) memory cell power supply potential drop.例文帳に追加

加速試験は、１）ワードライン電圧印加時間延長、２）ビットライン充電時間延長、３）ビットライン電圧上昇、４）ワードライン印加電圧上昇、５）メモリセル電源電位下降の内から選択される。 - 特許庁

A first transfer gate 240 provided between a memory cell MC and a bit line BL has P type and N type MOS transistors Xfer (P, N) connected to a sub-word line decoder SWDec.例文帳に追加

メモリセルＭＣとビット線ＢＬとの間に設けられた第１のトランスファーゲート２４０は、サブワード線デコーダＳＷＤｅｃに接続されたＰ型及びＮ型ＭＯＳトランジスタＸｆｅｒ（Ｐ，Ｎ）を有する。 - 特許庁

To prevent erroneous write-in caused by high voltage value and to indicate a write-in state to the outside in a device in which write-in of a memory cell is performed with high voltage generated by boosting.例文帳に追加

昇圧を行って生成した高電圧でメモリセルの書き込みを行う装置において、該高電圧の電圧値により発生する誤書き込みを防止し、かつ、書き込み状況を外部に示す。 - 特許庁

Through these procedures, the element 42b and the other element 42a are formed making use of the step of EEPROM memory cell 41 so as to realize a semiconductor device equipped with the EEPROM together with the mask ROM.例文帳に追加

このように、ＥＥＰＲＯＭメモリセル４１の工程を利用して素子４２ｂ及び一方の素子４２ａを形成し、ＥＥＰＲＯＭと共にマスクＲＯＭを備えた半導体装置を実現する。 - 特許庁

Each magnetic memory cell (302) features at least one ferromagnetic data layer (304) of a first size, an intermediate layer (306) that contacts the data layer (304), and at least one ferromagnetic reference layer (308) of a second size.例文帳に追加

各磁気メモリセル(302)は、第１のサイズの少なくとも１つの強磁性データ層(304)と、データ層(304)に接触する中間層(306)と、第２のサイズの少なくとも１つの強磁性基準層(308)を提供する。 - 特許庁

The reference current generation circuit 22 has a plurality of current mirror circuits CMC1-CMC3 in which mirror ratio is different, and generates a plurality of reference current based on a current flowing in a reference memory cell RMC.例文帳に追加

基準電流生成回路２２は、ミラー比が異なる複数のカレントミラー回路ＣＭＣ１−ＣＭＣ３を有し、前記基準メモリセルＲＭＣに流れる電流に基づき複数の基準電流を生成する。 - 特許庁

For example, when writing final data at a desired threshold voltage level in a nonvolatile memory cell, first, a preliminary data write operation of writing preliminary data of a temporary level lower than the desired threshold voltage level, is performed.例文帳に追加

たとえば、不揮発性メモリセルに所望のしきい値電圧レベルの最終データを書き込む場合、まず、所望のしきい値電圧レベルよりも低い暫定レベルの予備データを書き込む予備データ書き込みを行う。 - 特許庁

Each pair of bit line is integrated to a separate memory cell from each redundant row of pairs of redundant row, therefore, both of true version and complement version of a data value are kept by the pair of redundant row.例文帳に追加

各ビット線対は冗長行対の各冗長行から別個のメモリセルへ結合しており、従ってデータ値の真バージョンと補元バージョンの両方が冗長行対によって維持される。 - 特許庁

To attain detour that flexibly complies with a utilizing form of a memory so as to attain detour in the unit of VCs of cell assembling and disassembly destinations in the ATM communication network provided with a CLAD function.例文帳に追加

ＣＬＡＤ機能を備えたＡＴＭ通信網であって、セル組立と、及び分解先のＶＣ単位で、迂回を行えるようにし、ネットワークの利用形態に柔軟に対応可能な迂回を可能とする。 - 特許庁

First and second memory cells 11, 12 constituting a CAM cell 10 are provided with respective first and second capacitors C1, C2 into which first and second register data being reverse to each other are respectively written.例文帳に追加

ＣＡＭセル１０を構成する第１及び第２のメモリセル１１，１２には、互いに反対の第１及び第２の登録データが書き込まれる第１及び第２のキャパシタＣ１，Ｃ２を備えている。 - 特許庁

A noise reduction capacitor element Cn of the same shape and size with a data storage capacitor element Cs located on a memory cell selection MISFET is provided to a part of a substrate.例文帳に追加

基板１の一部にはメモリセル選択用ＭＩＳＦＥＴの上部の情報蓄積用容量素子Ｃs と同一形状、同一寸法で構成されたノイズ対策用容量素子Ｃnが形成される。 - 特許庁

To prevent influence of an element reducing reliability possessed by end cells in NAND-connected cells, that is, a cell of the most upper part or the lowest part of a series string, in a NAND type flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて、ＮＡＮＤ接続されるセルの中の端セル、即ち、連続ストリングの最上部または最下部のセルが持っている信頼性を低下させる要素の影響を防止する。 - 特許庁

In this way, a layer of wires 22, connecting two wires 22a and 22b via a wiring 22c drawn aslant with an angle of 30°, is formed between the memory cell array 11 and the row decoder circuit 13.例文帳に追加

こうして、メモリセルアレイ１１とロウデコーダ回路部１３との間に、３０度斜め引き出し配線２２ｃによって配線２２ａ，２２ｂの相互間を接続してなる配線層２２を引き回す構成となっている。 - 特許庁

In the semiconductor integrated circuit, substrate bias voltages Vbp, Vbn are applied to substrates (well) of the MOS transistors of a SRAM memory cell by any one of active mode from among information-holding operation, writing operation and reading operation of SRAM.例文帳に追加

ＳＲＡＭの情報保持動作と書き込み動作と読み出し動作のいずれかのアクティブモードで基板バイアス電圧Ｖｂｐ、ＶｂｎがＳＲＡＭメモリセルのＭＯＳトランジスタの基板（ウェル）に印加される。 - 特許庁

To provide an electrically erasable programmable logic device which is provided with a floating gate and a floating doped region for storing data for solving the problem of the excessive area of a conventional single polysilicon memory cell.例文帳に追加

従来の単一ポリメモリーセルの面積過大の問題を解決するため、データを保存するフローティングゲートとフローティングドープ領域を設ける電気的消去可能プログラマブルロジックデバイスを提供する。 - 特許庁

From among the information stored in the logic cell state memory 30, information STD which reflects the state of the logic cells configured is updated, each time new circuit information is configured.例文帳に追加

新たな回路情報がコンフィギュレーションされるごとに、論理セル状態メモリ３０の記憶情報のうちの、当該コンフィギュレーションされた論理セルの状態を反映する情報ＳＴＤを更新する。 - 特許庁

The memory cell comprises a control electrode 30, a pair of impurity diffusion regions 21, 22 functioning as first and second main electrodes; resistance change sections 24, 26; and the charge accumulating sections 50, 52.例文帳に追加

メモリセルは、制御電極３０と、第１及び第２の主電極として働く、一対の不純物拡散領域２１、２２と、抵抗変化部２４、２６と、電荷蓄積部５０、５２とを有している。 - 特許庁

Also, at the time of an operation test before shipping, the number of write and erase pulses and an optimum value of drain voltage and source voltage in a range in which over-stress is not given to a memory cell are measured.例文帳に追加

また、工場出荷前の動作試験時に、書き込みまたは消去パルス数の測定と、メモリセルに過剰ストレスを与えない範囲でのドレイン電圧やソース電圧の最適値の測定と、を行う。 - 特許庁

Also, an internal write-in signal WEi of a L level is inputted to the voltage supply circuit 72 at the time of read-out of data, and voltage VCC is supplied to a memory cell by a P channel MOS transistor 720.例文帳に追加

また、電圧供給回路７２は、データの読出し時、Ｌレベルの内部書込信号ＷＥｉが入力され、ＰチャネルＭＯＳトランジスタ７２０によって電圧ＶＣＣがメモリセルへ供給される。 - 特許庁

A control circuit adds a value obtained by adding a particular potential stored in a particular potential storage to a threshold stored in an adjacent memory cell threshold storage to a gate potential of the source line side depletion-type FET, in the read operation.例文帳に追加

制御回路は、読み出し時に、隣接メモリセル閾値記憶部に記憶された閾値に特定電位記憶部に記憶された特定電位を足した値を、ソース線側デプレッションタイプＦＥＴのゲート電位に加える。 - 特許庁

A dummy bit line is disposed for each of the dummy memory cell columns (50a-50d), and a plurality of the dummy cells are simultaneously selected, when one word line is selected, so as to be connected to the corresponding dummy bit lines (DBLa-DBLd).例文帳に追加

ダミーセル列（５０ａ−５０ｄ）それぞれにおいてダミービット線を配置し、１つのワード線選択時同時に複数のダミーセルを選択して対応のダミービット線（ＤＢＬａ−ＤＢＬｄ）に接続する。 - 特許庁

An internal parameter control signal generating unit 110-0 which generates the internal parameter control signal R <0> includes an antifuse element 90-0 formed by a data holding capacitor 85 of a memory cell.例文帳に追加

内部パラメータ制御信号Ｒ＜０＞を生成する内部パラメータ制御信号生成ユニット１１０−０は、メモリセルのデータ保持キャパシタ８５によって形成されるアンチヒューズ素子９０−０を含む。 - 特許庁

This decoded result is latched in a latch circuit K with timing with which a chip selecting signal is shifted to a valid state, and the memory cell is activated by address signals AD0-AD3 being this latched contents.例文帳に追加

このデコード結果をチップセレクト信号が有効状態に遷移するタイミングでラッチ回路ＬＫにラッチし、このラッチ内容であるアドレス信号ＡＤ０〜ＡＤ３によってメモリセルを活性化する。 - 特許庁

Characteristics of both a memory cell 200 and a peripheral circuit 201 are deteriorated due to random variation, thereby causing a macro-level characteristics deterioration when components having nearly the worst characteristics are combined.例文帳に追加

メモリセル２００と周辺回路２０１との両方がランダムばらつきによって特性が悪化し、ワースト特性に近い構成要素同士の組み合わせの際に、マクロレベルでの特性不良が発生する。 - 特許庁

To provide a semiconductor processor with a memory cell mat divided into a plurality of entries having processors respectively, in which data are transferred between the entries efficiently without increasing a wiring layout area.例文帳に追加

メモリセルマットが複数のエントリに分割され、各エントリ毎に演算器が設けられる半導体演算処理装置において、エントリ間データ転送を配線レイアウト面積を増大させることなく効率的に行なう。 - 特許庁

Therefore, when this sector is selected conforming to sector selecting signals VD1, VS1, a current I is made to flow to bit lines BL1-5 through the memory cell MC connected to this word line WL2.例文帳に追加

従って、セクタ選択信号ＶＤ１、ＶＳ１に従ってこのセクタが選択されたときは、ビット線ＢＬ１−５に対し、このワード線ＷＬ２に接続されるメモリセルＭＣを介して電流Ｉが流れる。 - 特許庁

For example, when "1" is written in a memory cell MC, to precharge the channel, the select gate transistor SGD-Tr of a drain side is turned ON by a potential Vsg from a row control circuit.例文帳に追加

たとえば、メモリセルＭＣ０に対する“１”書き込み時には、まず、チャネルをプリチャージするために、ロウ制御回路からのＶｓｇ電位により、ドレイン側のセレクトゲートトランジスタＳＧＤ−Ｔｒをオンさせる。 - 特許庁

A selector circuit 72 outputs selectively eight data corresponding to the number of output data per read-out operation of one time at the time of test operation out of plural data read out from a regular memory cell array.例文帳に追加

セレクタ回路７２は、正規メモリセルアレイから読出された複数のデータのうち、テスト動作時における１回の読出動作当たりの出力データ個数に相当する８個のデータを選択的に出力する。 - 特許庁

To provide a semiconductor device having a memory cell capable of increasing the capacity of a capacitor and operating normally even if made to have a fine structure, and to provide a method for manufacturing the same.例文帳に追加

この発明は、キャパシタの容量を増大させ、例え微細化されたとしても、正常に動作することができるメモリセルを有する半導体装置およびその製造方法を提供することを目的とする。 - 特許庁

A semiconductor storage device according to an embodiment comprises a NAND cell unit including a plurality of electrically rewritable non-volatile memory cells each including a floating gate and a control gate on a semiconductor substrate.例文帳に追加

実施形態によれば、半導体記憶装置は、半導体基板上に浮遊ゲートと制御ゲートを有する複数の電気的書き換え可能な不揮発性メモリセルを備えたＮＡＮＤセルユニットを有する。 - 特許庁

The charge amount in the capacitor is recognized by changing the potential of the readout word line; when the charge amount is smaller than the reference, the memory cell is refreshed.例文帳に追加

そして、容量素子に蓄えられた電荷量を、読み出しワード線の電位を変化させることにより確認し、基準以上に電荷量が減少している場合にはメモリセルのリフレッシュをおこなう。 - 特許庁

A hierarchical memory cell array comprises: global bit lines GBL, local bit lines LBL, precharge circuits Q10 and Q11 for the global bit lines, precharge circuits Q20 for the local bit lines, and hierarchical switches Q30.例文帳に追加

階層化メモリセルアレイは、グローバルビット線ＧＢＬ、ローカルビット線ＬＢＬ、グローバルビット線用のプリチャージ回路Ｑ１０、Ｑ１１、ローカルビット線用のプリチャージ回路Ｑ２０、階層スイッチＱ３０を備えている。 - 特許庁

Also in a period between timing at which readout voltage is applied and timing at which selection voltage is applied, a gate in the memory cell to which the selection voltage is applied is in a floating state.例文帳に追加

また、前記読み出し電圧を印加するタイミングと、選択電圧を印加するタイミングとの間の期間において、前記選択電圧が印加される前記メモリセルにおけるゲートはフローティング状態である。 - 特許庁

Furthermore, a plurality of upper layer wiring patterns 40a, 40b, 40c, 40d are formed for propagating the output signal from the memory circuit 10 or the mitigation layout cell circuit 1 to the upper layer side of the multilayers wiring structure.例文帳に追加

また、多層配線構造の上層側にメモリ回路１０または緩和レイアウトセル回路１からの出力信号を伝搬するための複数の上層配線パターン４０ａ，４０ｂ，４０ｃ，４０ｄが形成されている。 - 特許庁

In a normal mode, a voltage drop circuit 43 gives large internal power source voltage intVccp to peripheral circuits, a voltage drop circuit 45 gives small internal power source voltage intVcca to a memory cell array.例文帳に追加

通常モードでは、電圧降下回路４３は、周辺回路に大きい内部電源電圧ｉｎｔＶｃｃｐを与え、電圧降下回路４５は、小さい内部電源電圧ｉｎｔＶｃｃａをメモリセルアレイに与える。 - 特許庁

In the SRAM10, a timing control circuit 17 is provided, and the precharge & equalize control circuit 18 is also provided in an opposite side of the timing control circuit 17 for the memory cell array 11.例文帳に追加

ＳＲＡＭ１０には、タイミング制御回路１７が設けられるとともに、メモリセルアレイ１１に対してタイミング制御回路１７の反対側にプリチャージ＆イコライズ制御回路１８が設けられている。 - 特許庁

A memory cell transistor and gate electrodes MG, SG of selection gate transistors are formed on a silicon substrate 1, silicon nitride film 14 is formed on upper side thereof after a metallic silicide film 8 is formed.例文帳に追加

シリコン基板１にメモリセルトランジスタおよび選択ゲートトランジスタのゲート電極ＭＧ、ＳＧが形成されたもので、金属シリサイド膜８を形成した後、上面にシリコン窒化膜１４を形成する。 - 特許庁

Responding to the masking control signal, the column decoder decodes the column address signal and enables or disables a column selection line corresponding to a column address signal decoded in the memory cell array.例文帳に追加

カラムデコーダは、マスキング制御信号に応答して、カラムアドレス信号をデコーディングしてメモリセルアレイでデコーディングされたカラムアドレス信号に対応するカラム選択ラインをイネーブルさせるか、またはディセーブルさせる。 - 特許庁

To provide a semiconductor device having a TEG which can detect stably short circuit between storage nodes when the form of the storage node in a memory cell becomes cylindrical.例文帳に追加

メモリセルにおけるストレージノードの形状が円筒型になっても、ストレージノード間のショートを安定して検出することができるＴＥＧを有する半導体装置およびその製造方法を提供する。 - 特許庁