「Memory Cell」に関連した英語例文の一覧と使い方(149ページ目) - Weblio英語例文検索

This test circuit detects a bit in which a shift is caused in a write-in property in a memory cell array 1 as a defective bit using a method by which one axis write-in current of a difficult axis direction is applied.例文帳に追加

このテスト回路は、メモリセルアレイ１中の書き込み特性にシフトがあるビットを、困難軸方向の一軸書き込み電流を印加する手法を用いて不良ビットとして検出する。 - 特許庁

To prevent the occurrence of junction leakage in a drain contact hole and hence to prevent element malfunction, and to reduce the size of a unit cell in an SONOS-type non-volatile memory element and hence to improve an integration degree.例文帳に追加

ドレインコンタクトホールでのジャンクションリーケージの発生を予防して、素子誤動作を防止することができ、ＳＯＮＯＳ型不揮発性メモリ素子の単位セルのサイズを減らして集積度を向上させる。 - 特許庁

A data storage device including the resistive cross point array (10) of a memory cell (12), a plurality of wordlines (14), a plurality of bit lines (16) and the sense amplifier (24) using a cross couple latching sense circuit is disclosed.例文帳に追加

メモリセル（１２）の抵抗性クロスホ゜イントアレイ（１０）と、複数のワート゛線（１４）と、複数のヒ゛ット線（１６）と、クロスカッフ゜ルラッチ型センス回路を利用するセンス増幅器（２４）とを含むテ゛ータ記憶装置が開示される。 - 特許庁

An MOSFET (MP4) is provided as a breaking means which cuts off the current path from an MOSFET (MP2) to a memory cell (MC1) according to the output signal of an output inverter (INV3).例文帳に追加

出力インバータ（ＩＮＶ３）の出力信号に基づいて、ＭＯＳＦＥＴ（ＭＰ２）からメモリセル（ＭＣ１）への電流パスを遮断するための遮断手段であるＭＯＳＦＥＴ（ＭＰ４）を設けた。 - 特許庁

The MTJ memory cell MC has access transistors ATR which is turned on in response to the activation of corresponding word lines and tunnel magneto-resistive elements TMR whose electric resistance values are varied according to stored data.例文帳に追加

ＭＴＪメモリセルＭＣは、対応するワード線の活性化に応答してターンオンするアクセストランジスタＡＴＲと、記憶データに応じて電気抵抗が変化するトンネル磁気抵抗素子ＴＭＲとを有する。 - 特許庁

Each memory cell comprises diffused layers 2 and 3, which is formed on the surface of a p-type silicon substrate 1, to be a source/drain region, and a channel region 4 formed between the diffused layers 2 and 3.例文帳に追加

本発明の各メモリセルは、ｐ型シリコン基板１表面に形成されたソース／ドレイン領域となる拡散層２，３と、これら拡散層２，３の間に形成されたチャネル領域４とを有する。 - 特許庁

Thus, especially, at the time of writing data, by a word line WL and a write column selection line WCSL connected to the gate electrode of the transistor N1, only one memory cell is selected.例文帳に追加

このため、特に、データの書き込み時にトランジスタＮ１のゲート電極に接続された書き込みカラム選択線ＷＣＳＬとワード線ＷＬとにより、１つのメモリセルのみを選択することができる。 - 特許庁

In addition, the stabilization materials 55 and 56 provides isolation at peripheries of the layers 50-54 to prevent electrical coupling to a conductor to be used for providing a read and write access to the magnetic memory cell 40.例文帳に追加

また、安定化材料５５および５６は、層５０〜５４の縁の絶縁を提供し、磁気メモリ・セル４０に対する読み書きアクセスを提供するために使用される導体への電気的結合を防ぐ。 - 特許庁

Also, a local bit line 14a is connected respectively to one side of a terminal connected to a complementary storage node of each memory cell 13 and a local bit line 14b is connected respectively to the other side of the terminal commonly.例文帳に追加

また、各メモリセル１３の、相補の記憶ノードにつながる端子の一方にはそれぞれローカルビット線１４ａを接続し、端子の他方にはそれぞれローカルビット線１４ｂを共通に接続する。 - 特許庁

The method for manufacturing the SRAM memory cell comprises a step of coupling a floated body of an access transistor AT of the SRAM to a source region of a driver transistor DT via a body extended part formed by extending an active region.例文帳に追加

ＳＲＡＭのアクセストランジスタＡＴのフローティングされているボディーを、活性領域を延長して形成したボディー延長部によってドライバトランジスタＤＴのソース領域と連結させる。 - 特許庁

To provide a method for producing flash memory device with which a cell area can be miniaturized and highly integrated by making an etching process for defining a floating gate into anisotropic etching process.例文帳に追加

フローティングゲートを定義するためのエッチング工程を非等方性エッチング工程とすることにより、セル面積を最小化し且つ高集積化できるようにしたフラッシュメモリ素子の製造方法の提供。 - 特許庁

The constant voltage generating circuit VRG adjusts automatically a pre-charge voltage value to be set so as to be within a range between a data holding limit voltage value of a memory cell and an operation limit voltage value.例文帳に追加

定電圧発生回路ＶＲＧは、設定すべきプリチャージ電圧値を、メモリセルのデータ保持リミット電圧値とデジット線選択回路の動作リミット電圧値との範囲内になるように自動的に調整する。 - 特許庁

A signal value corresponding to an almost non-polarization state of a capacitor is generated for individual memory cell (ferroelectric capacitor CF) selected at access, and it is used as a reference signal for sensing.例文帳に追加

アクセス時に選択される個々のメモリセル（強誘電体キャパシタＣＦ）に対して、キャパシタの略無分極状態に相当する信号値を生成し、それをセンシング時の参照信号として使用する。 - 特許庁

At the time of read-out of data, only in a selected memory cell column, a corresponding source line SL is coupled to a data bus line DB, while a corresponding source line is driven to ground voltage VSS.例文帳に追加

データ読出時においては、選択されたメモリセル列のみにおいて、対応するビット線ＢＬがデータバスＤＢと結合されるとともに、対応するソース線ＳＬが接地電圧ＶＳＳに駆動される。 - 特許庁

A memory cell array (602) of the storage device (130) includes decrement prohibiting regions (R1, R2) for allowing a value larger than an already-stored value to be written and prohibiting writing of a value smaller than the already-stored value.例文帳に追加

記憶装置(130)のメモリーセルアレイ(602)は、既格納値よりも大きな値の書き込みを許容するとともに、既格納値よりも小さな値の書き込みを禁止するデクリメント禁止領域(R1,R2)を有する。 - 特許庁

To provide a semiconductor memory cell having an antioxidizing layer in a plug to effectively prevent an oxidation of the plug in a high- temperature heat treating step in an oxygen atmosphere, and to provide a method for manufacturing the same.例文帳に追加

酸素雰囲気の高温熱処理過程において、プラグの酸化を効果的に防止するため、プラグ内部に酸素拡散防止層を備える半導体メモリ素子及びその製造方法を提供する。 - 特許庁

When the memory cell is selected, a selection signal SEL for setting the first additional FET in an ON state is supplied to the gate terminal of the first additional FET/N1 through a selection signal supply line L1.例文帳に追加

メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１によって第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。 - 特許庁

A barrier metal on the sidewall in the opening of a first plug on a polysilicon plug provided above a memory cell has a film thinner than the barrier metal on the bottom face in the opening of a second plug above the peripheral circuit.例文帳に追加

メモリセル部上に設けられたポリシリコンプラグ上の第１のプラグの開口内バリアメタル側壁膜厚が、周辺回路部上の第２のプラグの開口内バリアメタル底辺膜厚より薄い。 - 特許庁

Power source voltage of the reference voltage circuit 9 is boosted by a boosting circuit 12 for the reference voltage circuit/the differential amplifier during a read-out operation in which fuse data is read out from the memory cell.例文帳に追加

そして、メモリセルからヒューズデータを読み出す読み出し動作期間中、基準電圧回路・差動増幅器用昇圧回路１２を用いて、基準電圧回路９の電源電圧を昇圧する。 - 特許庁

A flash memory in which initialization information is stored in fuse cell arrays 110-112 is provided with a read-out control circuit 13 performing read-out of initialization information at the time of initialization operation of a chip dividing into plural times.例文帳に追加

初期化情報をフューズセルアレイ110 〜112 に記憶させているフラッシュメモリにおいて、チップの初期化動作時に初期化情報の読み出しを複数回に分割して行う読み出し制御回路13を設けている。 - 特許庁

A free core method which enables data read to the memory cell in the core which is not selected is realized, while data writing/erasing is performed to a selected core with a core selection means.例文帳に追加

コア選択手段により選択されたコアに対してデータ書込み／消去を行っている間に、選択されていないコア内のメモリセルに対してデータ読出しを可能とするフリーコア方式を実現した。 - 特許庁

A pair of program voltage applying operation and a plurality of verifying operations can be repeatedly performed with a progressive increase in the magnitude of a program voltage until a memory cell reaches a set threshold voltage.例文帳に追加

メモリセルが設定しきい電圧に達するまで、プログラム電圧の大きさを段階的に増大させつつ、プログラム電圧印加動作及び複数回の検証動作を一対にして反復的に行える。 - 特許庁

To significantly reduce cell area per bit, without narrowing a margin for improving the scaling property and characteristics of a non-volatile memory transistor which has a charge storage function inside a gate dielectric film.例文帳に追加

ゲート誘電体膜内部に電荷蓄積機能を持たせた不揮発性メモリトランジスタのスケーリング性および特性の向上の余地を狭めることなく、そのビット当たりのセル面積を大幅に低減する。 - 特許庁

The memory cell 100 comprises a word gate 14 formed on a semiconductor substrate 10 through a second gate insulation layer 12, impurity layers 16 and 18, and first and second sidewall-like control gates 20 and 30.例文帳に追加

メモリセル１００は、半導体基板１０上に第２ゲート絶縁層１２を介して形成されたワードゲート１４と、不純物層１６，１８と、サイドウォール状の第１，第２コントロールゲート２０，３０とを有する。 - 特許庁

Therefore, a sufficient potential can be supplied into each memory cell, because the resistance values of the VDD and VSS lines 2a and 2b are reduced and the occurrence of potential rises and potential drops caused by wiring resistances is reduced.例文帳に追加

これにより、Ｖ_DD線２ａおよびＶ_SS線２ｂの抵抗値が低減され、配線抵抗による電位の上昇や電位の下降が減少し、各メモリセル内に十分な電位を供給することができる。 - 特許庁

The memory cell 100 comprises a word gate 14 formed on a semiconductor substrate 10 through a first gate insulation layer 12, impurity layers 16 and 18, and first and second sidewall-like control gates 20 and 30.例文帳に追加

メモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、不純物層１６，１８と、サイドウォール状の第１，第２コントロールゲート２０，３０とを有する。 - 特許庁

Then, a vertical field effect transistor having a channel part is formed at the semiconductor columnar part 2 so that a ferroelectric memory cell can be formed so as to be self-aligned on the vertical field effect transistor.例文帳に追加

次にこの半導体の柱状部２にチャネル部を持つ縦型電界効果トランジスタを作成することにより、縦型電界効果トランジスタ上に自己整合的に強誘電体メモリセルを形成する。 - 特許庁

For example, when a power on reset circuit 32 detects supply of a power source, a sense amplifier circuit 21 automatically reads the primary set data from in a primary set data area 12 on a memory cell array 11.例文帳に追加

たとえば、パワーオンリセット回路３２が電源の投入を検知すると、センスアンプ回路２１がメモリセルアレイ１１上の初期設定データ領域１２内より初期設定データを自動的に読み出す。 - 特許庁

A selection gate transistor 14b has a second gate electrode, which is provided adjacently to the memory cell transistor and partially disposed on the single-crystal silicon layer in the second region.例文帳に追加

選択ゲートトランジスタ１４ｂは、第２のゲート電極を有し、この第２のゲート電極がメモリセルトランジスタに隣接し且つ一部が第２の領域の単結晶シリコン層上に位置するよう設けられている。 - 特許庁

In the memory cell, the width D3 of an active region 140 is limited to be smaller than one of widths D1 and D2 of either of the first layer and the second layer.例文帳に追加

上記メモリセルにおいて、上記相変化材料は、アクティブ領域１４０の幅Ｄ３が、上記第１の層および上記第２の層のいずれかの幅Ｄ１、Ｄ２の１つより小さく限定されている。 - 特許庁

Temperature dependency of a memory cell current is canceled by controlling temperature dependency of word line voltage and temperature dependency of a discharge time of a bit line, to obtain threshold voltage distribution having less temperature dependency.例文帳に追加

メモリセル電流の温度依存を、ワード線電圧の温度依存とビット線のディスチャージ時間の温度依存とを制御することによって相殺し、温度依存の少ないしきい値電圧分布を得る。 - 特許庁

A write-in circuit writes data of logic opposite to that of data to be rewritten to the normal memory cell when the inversion signal shows the effective level, and writes the determination data showing false to the determination storage section.例文帳に追加

書き込み回路は、反転信号が有効レベルを示すときに、ノーマルメモリセルに再書き込みすべきデータと逆の論理のデータを書き込み、判定記憶部に偽を示す判定データを書き込む。 - 特許庁

To provide a semiconductor device with a relief circuit capable of performing a high-speed operation and having high relief efficiency, when a shift saving system is applied to a memory cell array divided into a plurality of unit blocks.例文帳に追加

複数の単位ブロックに分割されたメモリセルアレイにシフト救済方式を適用する場合、高速動作が可能で救済効率が高い救済回路を備えた半導体装置を提供する。 - 特許庁

In a memory cell 400, silver selenide 406 and a chalcogenide glass 404 such as germanium selenide (Ge_XSe_(1-x)) are combined in an active layer to support the formation of conductive pathways in the presence of an electric potential applied between electrodes 402, 410.例文帳に追加

メモリセル400では、セレン化ゲルマニウム（Ge_XSe_(1-x)）のようなセレン化銀406とカルコゲニド・ガラス404とが、アクティブ層に混合されて、電極402,410間に加えられた電位の存在によって、導電性経路の形成を維持する。 - 特許庁

At the time of start of writing data for a memory cell, voltage generation circuits 8, 9 supply gate voltage Vgint to a control gate, and supplies drain voltage Vd to a drain for a time tpWint.例文帳に追加

メモリセルへのデータ書き込み開始時、電圧生成回路８，９は、制御ゲートにゲート電圧Ｖｇｉｎｔを供給すると共に、ドレインにドレイン電圧Ｖｄを時間ｔｐＷｉｎｔ供給する。 - 特許庁

The semiconductor memory comprises a semiconductor substrate 1, an element isolated insulating film 4 buried in the semiconductor substrate 1, a gate insulating film 2 of a cell part isolated from the element isolated insulating film 4, and a first conductive layer 3.例文帳に追加

半導体基板１と、半導体基板１に埋め込まれた素子分離絶縁膜４と、素子分離絶縁膜４により分離されたセル部ゲート絶縁膜２、第一導電層３を備える。 - 特許庁

When analyzing a sample, before introducing each sample into the detection cell 12, first of all, a frequency (frequency before measurement) f0 corresponding to the same set current is stored similarly in the memory 21.例文帳に追加

試料を分析する際は、各試料を検出セル１２に導入する前に、まず、同じ設定電流に対応する周波数（測定前周波数）ｆ0を同様にメモリ２１に記憶させておく。 - 特許庁

A semiconductor device is provided with a memory cell, using a ferromagnetic capacitor 17 as a storage capacitor and interlayer insulating films 19 and 21 of more than one layer, which are formed on a face containing the capacitor.例文帳に追加

強誘電体キャパシタ１７を記憶用キャパシタとして用いたメモリセルと、このキャパシタを含む面上に形成された１層以上の層間絶縁膜１９、２１とを具える半導体装置である。 - 特許庁

The column control circuit 2 and the row control circuit 3 makes parasitic capacitance of the memory cells MC which are included in unit cell arrays MAT01-11 and in which re-writing is not performed accumulate the prescribed electric charges at a time t14.例文帳に追加

カラム制御回路２及びロウ制御回路３は、単位セルアレイＭＡＴ０１〜１１に含まれ且つ書き換えを行わないメモリセルの寄生容量に時刻ｔ１４で所定電荷を蓄積させる。 - 特許庁

A memory cell array 1 has a hierarchical structure where bit lines BL are split from a main data line MDL and an inverting sense circuit 10 is inserted between the main data line MDL and the bit lines BL.例文帳に追加

メモリセルアレイ１は、メインデータ線ＭＤＬからビット線ＢＬが分岐された階層構造となっており、メインデータ線ＭＤＬとビット線ＢＬとの間に、反転センス回路１０が挿入される。 - 特許庁

To provide a memory device including a means coupling plural data storing cells, at least one redundant data storing cell, a redundant match detecting circuit, and a programmable fuse to a redundant match detecting circuit.例文帳に追加

複数のデータ記憶セル、少なくとも１つの冗長データ記憶セル、冗長マッチ検出回路、およびプログラマブル・ヒューズを冗長マッチ検出回路に結合する手段を含むメモリ・デバイスを提供すること。 - 特許庁

To provide a method for erasing data of a semiconductor storage device in which threshold voltage of transistors of each memory cell can be adjusted to the prescribed value without dispersion at the time of finish of data erasion operation.例文帳に追加

データ消去動作終了時，各メモリセルのトランジスタのスレショルド電圧をばらつきなく所定の値に調整することが可能な不揮発性半導体記憶装置のデータ消去方法を提供する。 - 特許庁

The semiconductor integrated circuit device is provided with a boosting circuit 1, a level detection circuit 2, an internal voltage generation circuit 3, an address buffer (ADB) 4, an address decoder (RDC) 5, and a memory cell array (MCA) 6.例文帳に追加

半導体集積回路装置は、昇圧回路１と、レベル検知回路２と、内部電圧発生回路３と、アドレスバッファ（ＡＤＢ）４と、アドレスデコーダ（ＲＤＣ）５と、メモリセルアレイ（ＭＣＡ）６とを備える。 - 特許庁

The reference current generating circuit G5 outputs a second reference current for reading out second bit data from the memory cell MC in accordance with the first bit data outputted from the latch circuit G4.例文帳に追加

基準電流生成回路Ｇ５は、ラッチ回路Ｇ４から出力される第１のビットデータに応じて、メモリセルＭＣから第２のビットデータを読み出すための第２の基準電流を出力する。 - 特許庁

At the time of a multi-bit test, An I/O combiner 50 degenerates data of a plurality of bits read out to pairs of data buses TDB0-TDB3 from a memory cell array MA in parallel and outputs them to a pair of data bus RTDB.例文帳に追加

マルチビットテスト時、Ｉ／Ｏコンバイナ５０は、メモリセルアレイＭＡから並列にデータバス対ＴＤＢ０〜ＴＤＢ３に読出された複数ビットのデータを縮退してデータバス対ＲＴＤＢへ出力する。 - 特許庁