「Memory Cell」に関連した英語例文の一覧と使い方(145ページ目) - Weblio英語例文検索

The memory is allocated to only the analysis object cells KS, and correspondence information between the particle and the analysis object cell KS is formed, and used for an interaction force calculation with respect to a short distance and a long distance.例文帳に追加

解析対象セルKSについてのみメモリの割当てを行ない、粒子と解析対象セルKSとの対応情報を作成し、近距離と遠距離の相互作用力計算に活用する。 - 特許庁

Thus, an intrinsic characteristic of the minimum reference current IR3 is near a characteristic of a memory cell distribution IM3 or in the characteristic, possibility of discrimination among different logic levels is reduced.例文帳に追加

そのため、最低基準電流（Ｉ_R3）の固有特性が、直前のメモリセル分布（Ｉ_M3）の特性近く又は特性上にあり、異なる論理レベルの間における識別可能性を低減する。 - 特許庁

In frame memories 22 and 23 composing of the time compressing part 20, image data for one picture are respectively divided and stored in memory cell arrays 22A, 22B, 23A and 23B while being partially overlapped.例文帳に追加

時間的圧縮部２０を構成するフレームメモリ２２、２３には、各々１画面分の画像データが一部重複するかたちでメモリセルアレイ２２Ａ，２２Ｂ、２３Ａ，２３Ｂに分割して蓄えられる。 - 特許庁

A memory cell has: a latch having I/O nodes of data; and a ferroelectric capacitor whose one end is connected respectively to the I/O nodes and the other end of which is connected to a plate wire.例文帳に追加

メモリセルは、データの入出力ノードを有するラッチと、一端が入出力ノードにそれぞれ接続され他端がプレート線に接続される強誘電体キャパシタとを有する。 - 特許庁

To provide a thin film magnetic substance memory device capable of performing high speed and stable data read-out by designing a dummy cell in consideration of the dependency of a tunnel magneto-resistive element on a bias voltage.例文帳に追加

トンネル磁気抵抗素子のバイアス電圧依存性を考慮したダミーセルを設計し、高速かつ安定したデータ読出を実行可能な薄膜磁性体記憶装置を提供する。 - 特許庁

Furthermore, during a holding period, the memory cell is set in a selected state and the source electrode and drain electrode of the read transistor are made to have the same potential, so as to hold the electric charge that is accumulated at the node.例文帳に追加

また、保持期間において、メモリセルを選択状態とし、且つ、読み出し用トランジスタのソース電極およびドレイン電極を同電位とすることで、ノードに蓄積された電荷を保持する。 - 特許庁

To reduce read average time and also to reduce a stress to be applied on a memory cell when a shift of the threshold voltage caused by an interference between cells does not affect reading.例文帳に追加

セル間干渉によるしきい値電圧のシフトの影響を受けない読み出しを行うに際して、読み出しの平均的時間を短縮すると共に、メモリセルへ加わるストレスを低減する。 - 特許庁

On the basis of image data stored in a memory, the size of a two-dimensional code in an image is found (S110) and by acquiring the number of located cells (S120), a cell size is calculated (S130).例文帳に追加

メモリに記憶された画像データに基づき、画像中の２次元コードの大きさを求め（Ｓ１１０）、セルの配列数を取得することによって（Ｓ１２０）、セルサイズを計算する（Ｓ１３０）。 - 特許庁

Thereby, Each block performs write-in of data for a selected memory cell by the data write-in current from the current supply part connected to the independent power source voltage and the ground voltage.例文帳に追加

これにより、各ブロックは独立した電源電圧および接地電圧と接続される電流供給部からのデータ書込電流により選択メモリセルへのデータ書込を実行する。 - 特許庁

Related to the free magnetic layer 103, the region corresponding to a magnetization easy axis region 110 which has such property as desirable as a memory cell is used as the tunnel junction region 115.例文帳に追加

自由磁気層１０３において、メモリセルとして望まい特性を有する磁化容易軸領域１１０に相当する領域が、トンネル接合領域１１５として用いられる。 - 特許庁

Activation/deactivation of a regular normal row activation signal controlling memory cell selecting operation conforming to a leading edge and a trailing edge of an address change detecting signal (ATD) is controlled.例文帳に追加

アドレス変化検出信号（ＡＴＤ）の前縁および後縁に従ってメモリセル選択動作を制御する正規ノーマルロウ活性化信号（／ｉｎｔＲＥ）の活性／非活性を制御する。 - 特許庁

Where parallel operation is not very effective, data is transferred in entry-serial and bit-parallel mode to a group (82) of processors provided at a lower portion of the memory cell mat (30) and the arithmetic operation is executed.例文帳に追加

並列演算性が低い場合には、このメモリセルマット（３０）下部に設けられた演算器群（８２）に対して、エントリシリアルかつビットパラレル態様でデータを転送して演算処理を実行する。 - 特許庁

To provide a method for setting a high voltage trimming value for a nonvolatile storage for improving reliability life of the nonvolatile storage by relieving an electric stress to a memory cell transistor.例文帳に追加

メモリセルトランジスタへの電気ストレスを緩和して不揮発性記憶装置の信頼性寿命を向上させることができる不揮発性記憶装置の高電圧トリミング値設定方法を提供する。 - 特許庁

Moreover, a virtual ground is additionally provided to allow the flow of an interference current and thereby an interference current flowing to the virtual ground connected to the selected memory cell can be reduced.例文帳に追加

また、干渉電流を流すための仮想グランドを別に設け、選択されたメモリセルに接続された仮想グランドに流れ込む干渉電流を低減することを特徴とする。 - 特許庁

At the time of read-out of data, a data line DIO receives the supply of a data read-out current Is from a data read-out current supply circuit 105, and is coupled electrically to a selection memory cell.例文帳に追加

データ読出時において、データ線ＤＩＯは、データ読出電流供給回路１０５からデータ読出電流Ｉｓの供給を受けて、選択メモリセルと電気的に結合される。 - 特許庁

The write voltage generation circuit 24 and the bit line are separated from each other, a bit line voltage is set to a voltage level according to the resistance state of the memory cell, and then the word line is driven to a nonselection state.例文帳に追加

書込電圧発生回路（２４）とビット線とを分離し、ビット線電圧をメモリセルの抵抗状態に応じた電圧レベルに設定した後、ワード線を非選択状態へ駆動する。 - 特許庁

To read out data written in a memory cell Mij (i=1, 2...m; j=1, 2...n; m, n: integer of 1 or more) at higher speed with less power consumption of a power source.例文帳に追加

メモリセルＭ_ij（ｉ＝１、２……ｍ；ｊ＝１、２……ｎ；ｍ、ｎは１以上の整数）に書き込まれているデータを、より少ない電源の消費電力で、より高速に読み出すことができるようにする。 - 特許庁

An input value to be written in the memory cell 100 is received by the switching mechanism 137, the switching mechanism transmits this input value to one side of the bit lines 32, 34 based on a value of a mode signal.例文帳に追加

メモリセル(100)に書き込まれるべき入力値は、スイッチング機構(137)によって受け取られ、スイッチング機構がこの入力値を、モード信号の値に基づいてビットライン(32,34)の一方に伝達する。 - 特許庁

To integrate a nonvolatile memory cell array and two kinds of MIS(metal insulator semiconductor) transistor circuits, which are different in the thickness of the gate insulator film in a simple process to exhibit desired characteristics, respectively.例文帳に追加

不揮発性半導体メモリセルアレイと共にゲート絶縁膜厚の異なる二種のＭＩＳトランジスタ回路をそれぞれ所望の特性を発揮させるべく、簡単な工程で集積形成する。 - 特許庁

The VDD and VSS lines 2a and 2b are electrically connected to the VDD line 2a and VSS line 2b in a third layer through contact sections 6a and 6b provided in each memory cell.例文帳に追加

これら補助Ｖ_DD線５ａおよび補助Ｖ_SS線５ｂは、メモリセル内に設けたコンタクト部６ａ，６ｂを介して第３層目のＶ_DD線２ａ，Ｖ_SS線２ｂに対して電気的に接続されている。 - 特許庁

On the contrary, a memory cell of an even number row is selected, a selector SELj selects the bit line BLj_E, grounds the bit line BLj_O, and makes the bit line BLk_O function as a shield line.例文帳に追加

これに対して、偶数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Eを選択し、ビット線ＢＬｊ_Oを接地し、ビット線ＢＬｋ_Oをシールド線として機能させる。 - 特許庁

This main body 1 of the tank is used by mounting it in a fuel cell system provided with a function for writing and reading out information in and from the nonvolatile memory 9 without making contact with it.例文帳に追加

このタンク本体１は、たとえば不揮発性メモリ９に対して非接触で情報の書込み、読み出しを行う機能を備えた燃料電池システムに装着して用いられる。 - 特許庁

Each memory cell has a first magnetoresistance element 23, of which one end is connected to a read-out word line RWL and the other end is connected to the bit line BL2 via the common transistor.例文帳に追加

各メモリセルは、一端が読み出しワード線ＲＷＬに接続され他端が共通トランジスタを介してビット線ＢＬ２に接続された第１磁気抵抗素子２３を有する。 - 特許庁

To provide a memory cell structure simultaneously improving both the high electric-field leakage current characteristics and the low electric-field leakage current characteristics of a block insulating film and having excellent writing/erasing and retention characteristics.例文帳に追加

ブロック絶縁膜の高電界リーク電流特性と低電界リーク電流特性の双方を同時に改善し、書き込み・消去及びリテンション特性の優れたメモリセル構造を提供する。 - 特許庁

The cell word lines WL0 to WL31 are fine-processed up to the limit of the exposure processes of an exposing apparatus, denoting distance between lines as "A" and width of line as "B", for example, in the NAND memory unit MU.例文帳に追加

たとえば、ＮＡＮＤ型メモリユニットＭＵにおいて、セルワードラインＷＬ０〜ＷＬ３１は、ライン間距離を“Ａ”、ライン幅を“Ｂ”とし、露光装置の露光限界まで微細加工されている。 - 特許庁

When a signal for selecting the dummy word line 5 is input, the timing controller 16 generates various control signals necessary for accessing the memory cell MC based on this signal.例文帳に追加

タイミングコントローラ１６は、ダミーワード線５を選択する信号が入力されたときに、その信号に基づいてメモリセルＭＣのアクセスに必要な各種の制御信号を生成するようになっている。 - 特許庁

In a sense amplifier 3, initial charging is performed for bit lines BL in respective control areas of the memory cell array 1 by a charge voltage controlled by respective individual bit line control signals BLC.例文帳に追加

センスアンプ３は、メモリセルアレイ１の各制御領域内のビット線ＢＬに対してそれぞれ個別のビット線制御信号ＢＬＣにより制御された充電電圧で初期充電を行う。 - 特許庁

To provide a semiconductor device equipped with a flash memory cell and a manufacturing method thereof capable of preventing the occurrence of a malfunction in a logic circuit etc. formed in a peripheral circuit region.例文帳に追加

周辺回路領域に形成されるロジック回路等に不具合が発生するのを防ぐことができるフラッシュメモリセルを備えた半導体装置とその製造方法を提供すること。 - 特許庁

To provide a semiconductor device capable of preventing lowering of an access speed caused by a redundancy determination while reducing a precharge circuit in a memory cell array having a hierarchy bit line configuration.例文帳に追加

階層化ビット線構成を有するメモリセルアレイにおいてプリチャージ回路を削減しつつ冗長判定に伴うアクセス速度の低下を防止し得る半導体装置を提供する。 - 特許庁

The data read from the memory cell array is stored in the buffer register, together with the check bit and is then decoded overwritten to the buffer register as correctly read data for outputting to the outside.例文帳に追加

メモリセルアレイから読み出されたデータはチェックビットと共にバッファレジスタに格納され、その後デコードされて正しい読み出しデータとしてバッファレジスタに上書きされた後、外部に出力される。 - 特許庁

To perform write operation at high speed in a semiconductor integrated circuit for fetching serial data synchronously with a clock signal and writing these data in a memory cell as parallel data.例文帳に追加

本発明は、クロック信号に同期して直列データを取り込み、並列データとしてメモリセルに書き込む半導体集積回路に関し、書き込み動作を高速に行うことを目的とする。 - 特許庁

To provide a selector switch, integrated monolithically for a device containing an electrically programmable memory cell, which has a simple circuit and operation capability adapted to various use.例文帳に追加

回路の単純化および動作能力に種々の用途を結び付けることができる、電気的にプログラミング可能なメモリセルを含む装置のためにモノリシックに集積化されたセレクタスイッチを得る。 - 特許庁

When any of the memory cell sections 111 is selected, the plate enable signals PLE are supplied to all of the plate lines of corresponding rows, and the plate lines of other rows are all grounded.例文帳に追加

いずれかのメモリセル部１１１が選択されると、対応する行のすべてのプレート線にプレートイネーブル信号ＰＬＥが供給され、他の行のプレート線はすべて接地される。 - 特許庁

To provide a semiconductor storage system capable of suppressing the overhead of the system resulting from mismatch between the data management unit of a host device and the data management unit of a memory cell array.例文帳に追加

ホスト装置のデータ管理単位とメモリセルアレイのデータ管理単位との間のミスマッチに起因するシステムのオーバーヘッドを抑制することを可能にした半導体記憶システムを提供する。 - 特許庁

When data stored in a memory cell transistor CTR having the second gate electrode CG is read out, the first gate control circuit 30 applies a first potential to the first gate electrode WG.例文帳に追加

第２ゲート電極ＣＧを有するメモリセルトランジスタＣＴＲに記憶されたデータの読み出し時、第１ゲート制御回路３０は、第１ゲート電極ＷＧに第１電位を印加する。 - 特許庁

The address selection part selects the received logic address or a spare block address received from the defective block mapping register part as a physical address and output it to the memory cell array part.例文帳に追加

アドレス選択部は、受信された論理的アドレス又は不良ブロックマッピングレジスター部から受信される予備ブロックアドレスを物理的アドレスとして選択してメモリセルアレイ部に出力する。 - 特許庁

An electric fuse cutoff circuit 13 cuts off an electric fuse corresponding to a memory cell based on the defect address information inputted from an address line 15 in the period in which the signal ϕ1 is in the H level.例文帳に追加

電気ヒューズ切断回路１３は、信号φ１がＨレベルの期間でアドレス線１５から入力した不良アドレス情報に基づいてメモリセルに対応する電気ヒューズを切断する。 - 特許庁

A column decoder 3C or 103 decodes and supplies a row address W or R to the memory cell array 5 through a column driver 4C or 131C, respectively.例文帳に追加

列デコーダ３Ｃまたは１０３は、列アドレスＷまたはＲをそれぞれデコードし、列ドライバ４Ｃまたは１３１Ｃを介してメモリセルアレイ５にそれぞれ供給するようになされている。 - 特許庁

To provide a nonvolatile semiconductor memory device having a redundant cell layout in which an access time is not increased without increasing the number of redundant cells being proportional to the number of simultaneous access bits.例文帳に追加

同時アクセスビット数に比例して冗長セル数を増やすことがなく、アクセスタイムを増大させない冗長セルレイアウトを有する不揮発性半導体装置を提供すること。 - 特許庁

An ONO film is formed all over the substrate 1, and, after forming the second resist pattern for covering the memory cell, the ONO film in the peripheral circuit, the polysilicon film 8 and the silicon oxide 7 are removed.例文帳に追加

基板１全面にＯＮＯ膜を形成し、メモリセルを覆う第２レジストパターンを形成した後、周辺回路におけるＯＮＯ膜とポリシリコン膜８とシリコン酸化膜７とを除去する。 - 特許庁

To obtain a semiconductor device and its manufacturing method avoiding a deterioration in transistor characteristics in a memory cell transistor and the electric field concentration of a gate edge in the transistor for peripheral circuits.例文帳に追加

メモリセルトランジスタにおけるトランジスタ特性の劣化と、周辺回路用トランジスタにおけるゲートエッジの電界集中とをともに回避し得る半導体装置及びその製造方法を得る。 - 特許庁

To provide a method for measuring a coupling coefficient of a semiconductor memory, which can measure directly a coupling coefficient of an actual cell without using special test structure such as a non-floating electrode.例文帳に追加

ノンフローティングゲート電極などの特別なテスト構造を用いることなく、実際のセルで直接カップリング係数を測定可能な半導体メモリのカップリング係数測定方法を提供する。 - 特許庁

A column selection circuit 10 includes m word line drivers for driving word lines WL prepared for every memory cell disposed in an m×n matrix (m and n are natural numbers).例文帳に追加

行選択回路１０は、ｍ行ｎ列（ｍ、ｎは自然数）のマトリクス状に配置されたメモリセルの行ごとに設けられたワードラインＷＬを駆動するｍ個のワードラインドライバを含む。 - 特許庁

A dummy capacitor driving potential VDC is given to one electrode of a dummy capacitor and a reference potential as a standard for judging a data value of a memory cell is generated on the other electrode.例文帳に追加

ダミーキャパシタ駆動電位ＶＤＣは、ダミーキャパシタの一方の電極に与えられ、他方の電極には、メモリセルのデータの値を判定する基準となる参照電位が発生する。 - 特許庁

A data FIFO 23 sequentially stores the write data when a read instruction is input during the write operation and continues the write operation by sequentially outputting the data to a memory cell array 21 after the end of read operation.例文帳に追加

データFIFOは、書込動作の間に読出命令が入力されると書込データを順次貯蔵し、読出動作完了後に順次メモリセルアレーに出力して書込動作を続ける。 - 特許庁