「Memory Cell」に関連した英語例文の一覧と使い方(143ページ目) - Weblio英語例文検索

Successively, residual word lines out of plural word lines WLy(n) are activated, the decided prescribed data are written en bloc in a memory cell selected by the activated word line.例文帳に追加

続いて、複数のワード線ＷＬｙ（ｎ）のうちの残りのワード線を活性化し、活性化されたワード線によって選択されたメモリセルに、確定された所定データを一括に書き込む。 - 特許庁

Source lines (SL0-SL3) arranged correspondingly to memory cell columns are driven by source line drivers (SLDR0, SLDR1) in accordance with read column selection signals (CSLR0, CSLR1).例文帳に追加

メモリセル列に対応して配置されるソース線（ＳＬ０−ＳＬ３）を、読出列選択信号（ＣＳＬＲ０，ＣＳＬＲ１）に従ってソース線ドライバ（ＳＬＤＲ０，ＳＬＤＲ１）で駆動する。 - 特許庁

In one embodiment, a memory device (100) includes a plurality of magnetic data cells (122) and a magnetic reference cell (124) continuously extending along two data cells or more from among a plurality of these magnetic data cells (122).例文帳に追加

一実施形態において、メモリデバイス(100)は、複数の磁気データセル(122)と、それら複数の磁気データセル(122)のうちの２つ以上に沿って連続して延在する磁気基準セル(124)とを含む。 - 特許庁

This semiconductor memory comprises a semiconductor substrate 1, an element isolation insulating film 7 embedded in the semiconductor substrate 1, cell section gate insulating films 2 isolated by the element isolation insulating film 7, and first conductive layers 3.例文帳に追加

半導体基板１と、半導体基板１に埋め込まれた素子分離絶縁膜７と、素子分離絶縁膜７により分離されたセル部ゲート絶縁膜２、第一導電層３を備える。 - 特許庁

At this point, an element pattern where the ion implantation stop film 7 is formed at the lower part of a memory cell is formed to a gate electrode wiring or the diffusion layer in a self-aligned manner.例文帳に追加

ここで、上記のイオン注入阻止膜がメモリセルの下層部に形成された素子パターン例えばゲート電極配線あるいは上記の拡散層に対してセルフアラインに形成される。 - 特許庁

After repeating this operation one time or a plurality of times, attenuation of polarization quantity of a ferroelectric capacitor C0 is examined by reading out data of the memory cell C0.例文帳に追加

この動作を一回乃至複数回繰り返した後に、メモリセルＭ０のデータを読み出す事により、強誘電体キャパシタＣ０の分極量の減衰を調べる事を特徴としている。 - 特許庁

This device is provided with a parallel/series converter converting parallel data read out from a memory cell into series data, and a switch control circuit receiving a controlling signal and controlling the parallel/series converter.例文帳に追加

メモリセルから読み出される並列データを直列データに変換する並列直列変換器と、制御信号を受け、並列直列変換器を制御するスイッチ制御回路とを備えている。 - 特許庁

When selecting a memory cell, the selection signal SEL is supplied through the selection signal supply line L1 to the gate terminal of the added first FET (N1) to turn it on.例文帳に追加

メモリセルの選択時に、第１の追加ＦＥＴをオン状態とする選択信号ＳＥＬを、選択信号供給線Ｌ１を介して第１の追加ＦＥＴ・Ｎ１のゲート端子に供給する。 - 特許庁

Based on the determination as to the memory cell to be programmed easily and the program to be difficult to be programmed, a bit-line voltage (or other parameters) are adjusted.例文帳に追加

どのメモリセルの方がプログラムし易いか、そして、どのメモリセルの方がプログラムし難いかに関する上記決定に基づいてビットライン電圧（または、他のパラメータ）の調整を行うことが可能となる。 - 特許庁

To surely control conduction and non-conduction states of a semiconductor device including a memory cell storing data in a floating body, without provision of an active element serving as a trigger element.例文帳に追加

フローティングボディにデータを記憶するメモリセルを備えた半導体装置において、トリガ素子となる能動素子を設けなくともメモリセルの導通、非導通状態を確実に制御する。 - 特許庁

The semiconductor memory device adopts a power supply system in which power supply voltage supplied to a cell region is separated from power supply voltage supplied to a peripheral circuit region.例文帳に追加

本発明による半導体メモリ装置は、セル領域に供給される電源電圧と周辺回路領域に供給される電源電圧とが分離される電源システムを採用している。 - 特許庁

Later, a writing voltage pulse for making the resistive state of the variable resistive element an intended writing state is applied to a variable resistive element of the memory cell to be written.例文帳に追加

その後、書き込み動作対象のメモリセルの可変抵抗素子に対して、可変抵抗素子の抵抗状態を所望の書き込み状態とするための書き込み電圧パルスを印加する。 - 特許庁

To speed up a semiconductor integrated circuit device comprising DRAM by improving read/write rate for memory cell information with no degraded reliability.例文帳に追加

信頼度を低下することなく、メモリセルの情報の読み書き速度を向上することによって、ＤＲＡＭを有する半導体集積回路装置の高速化を図ることのできる技術を提供する。 - 特許庁

To provide a nonvolatile semiconductor storage device capable of shortening the time for verifying operation while correcting variance in thresholds between memory cell transistors in a simultaneous writing operation after excessive erasure.例文帳に追加

過消去後の同時書込み動作におけるメモリセルトランジスタ間の閾値のばらつきを補正しつつ、ベリファイ動作にかかる時間を短縮した不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor storage device for changing sensing timing during a rewrite operation in accordance with a rewrite operation mode when data are rewritten to a memory cell.例文帳に追加

メモリセルへのデータ再書き込み動作で再書き込み動作の形態に合わせて再書き込み動作時のセンス動作タイミングを変更することができる半導体記憶装置を提供する。 - 特許庁

To provide a software installation method for safely updating software that operates on an electronic device such as an IP telephone, a cell phone or a PDA, while reducing the amount of use of nonvolatile memory.例文帳に追加

不揮発性メモリの使用量を抑えながらＩＰ電話、携帯電話、ＰＤＡ等の電子機器上で稼動するソフトウェアを安全にアップデートするソフトウェアインストール方法を提供する。 - 特許庁

Therefore, it can be prevented that a current flows into the short-circuit portion of a defective memory cell MC and moreover a leak current can be kept small even when the latch-up phenomenon is generated.例文帳に追加

したがって、不良なメモリセルＭＣのショート部分に電流が流れるのを防止することができ、また、ラッチアップ現象が生じてもリーク電流を小さく抑えることができる。 - 特許庁

To provide a nonvolatile semiconductor storage device which can erase a desired memory cell and besides can shorten the write time, and besides can perform the write accurately, with low power consumption.例文帳に追加

低消費電力でもって、所望のメモリセルを消去でき、かつ、書き込み時間を短縮でき、かつ、読み出しを正確に行なうことができる不揮発性半導体記憶装置を提供する。 - 特許庁

The redundancy discriminating section 1200.0 selects a specified redundancy memory cell row in accordance with an address signal when a test mode signal TM and a redundancy control signal RAr are in an activated state.例文帳に追加

冗長判定部１２００．０は、テストモード信号ＴＭと冗長制御信号ＲＡｒが活性である場合に、アドレス信号に応じて、指定された冗長メモリセル行を選択する。 - 特許庁

Therefore, so to speak the disturb-test which is performed by using a magnetic field generated by the first and the second data write current can be executed in parallel to a memory cell column.例文帳に追加

したがって、第１および第２のデータ書込電流により生じる磁界を用いて行なういわゆるディスターブ試験をメモリセル列に対して並列に実行することができる。 - 特許庁

By controlling the number of electrons to be injected to the floating gate, the threshold of the memory cell can be exactly changed while suppressing the expansion of threshold distribution.例文帳に追加

本発明によると、浮遊ゲートに注入する電子の数を制御することにより、メモリセルのしきい値をしきい値分布の広がりを抑制しつつ的確に変化させることができる。 - 特許庁

To provide a semiconductor device for a non-volatile memory cell including a floating gate electrode, capable of suppressing variation of performance by reducing entry of light from lateral directions and upper diagonal directions.例文帳に追加

横方向および斜め上方向からの光の進入を低減でき、特性の変動が抑制されたフローティングゲート電極を有する不揮発性メモリの半導体装置を提供する。 - 特許庁

An output signal of an AND circuit 201 is activated when external commands /RE, /WT indicating externally read-out operation or write-in operation to a memory cell are not inputted.例文帳に追加

外部からメモリセルに対する読み出し動作又は書き込む動作を指示する外部コマンド／ＲＥ、／ＷＴの入力がない場合にはＡＮＤ回路２０１の出力信号は活性化される。 - 特許庁

A gate electrode configuring a memory cell is turned into a floating state and a potential of other gate electrode adjacent thereto is changed, the potential of the gate electrode is reduced by this change and a capacitive coupling ratio.例文帳に追加

メモリセルを構成するゲート電極をフローティング状態とし、隣接する他のゲート電極の電位を変化させ、この変化と容量結合比によりゲート電極の電位を減圧する。 - 特許庁

After the gate electrode is formed in the low withstand voltage MISFET formation region and the high withstand voltage MISFET formation region, the gate electrode is formed in a memory cell formation region.例文帳に追加

そして、低耐圧ＭＩＳＦＥＴ形成領域および高耐圧ＭＩＳＦＥＴ形成領域にゲート電極を形成した後、メモリセル形成領域にゲート電極を形成する。 - 特許庁

To provide a one-transistor (1T) nonvolatile random access memory (NVRAM) cell that utilizes silicon carbide (SiC), enabling both the isolation of nonequilibrium charge, and fast and nondestructive charging/discharging.例文帳に追加

炭化ケイ素（ＳｉＣ）を使用して非平衡電荷の分離および高速で非破壊充放電の両方を可能にする１トランジスタ（１Ｔ）不揮発性ランダム・アクセス・メモリ・セルを提供する。 - 特許庁

In a reading operation for reading data from the memory cell, the control circuit starts non-selected word lines adjacent to a selected word line among the word lines, and thereafter starts the selected word line.例文帳に追加

制御回路は、メモリセルからデータを読み出す読み出し動作時に、ワード線のうち選択されたワード線に隣接する非選択ワード線を立ち上げた後、選択ワード線を立ち上げる。 - 特許庁

The memory cell includes a magnetic domain wall moving layer in which a magnetic domain wall moves, and a magnetization fixed layer which is connected to both respective ends of the magnetic domain wall moving layer and traps the magnetic domain wall in a periphery of either of both ends.例文帳に追加

メモリセルは、磁壁が移動する磁壁移動層と、磁壁移動層の両端部の各々に接続し、両端部のいずれかの近傍で磁壁をトラップする磁化固定層とを具備する。 - 特許庁

When write to the memory cell M00is to be carried out, the write by a source side injection method is carried out while applying a negative voltage to the p type well region via the well line WL0.例文帳に追加

メモリセルＭ００に書き込みを行うときは、ウエル線ＷＬ０を通じてｐ型ウエル領域に負電圧を印加しながら、ソースサイド注入方式による書込みを行う。 - 特許庁

To provide a method boosting a voltage level of a word line in a DRAM in a mode in which an electric field applied to a gate oxide film of a memory cell access MOSFET is reduced.例文帳に追加

メモリセルアクセスＭＯＳＦＥＴのゲート酸化膜へ印加される電界を減少させるような態様でＤＲＡＭにおけるワード線の電圧レベルを昇圧する方法を提供する。 - 特許庁

To obtain an semiconductor device which reduces a leak current by properly controlling a potential of a bit line with respect to a memory cell using a selection transistor with a floating body structure.例文帳に追加

フローティングボディ構造の選択トランジスタを用いたメモリセルに対し、ビット線の電位を適切に制御することによりリーク電流を抑制可能な半導体装置を実現する。 - 特許庁

To reduce the scattering and the diffusion of a source in the lateral direction in a channel region, and to reduce the lowering of a drain induction barrier (DIBL) in a floating ate memory cell.例文帳に追加

ソースがチャネル領域の中に横方向に散在および拡散するのを低減させ、これはフローティングゲートメモリセルにおけるドレイン誘導障壁低下（ＤＩＢＬ）の低減をもたらす。 - 特許庁

The first dielectric layer 114 is formed in the memory cell region 112 and the peripheral circuit region 113, and the first metal layer 115 is formed on the first dielectric layer 114.例文帳に追加

第１誘電体層１１４は、メモリセル領域１１２と周辺回路領域１１３に形成され、第１金属層１１５は、第１誘電体層１１４に形成されている。 - 特許庁

If a wafer burn-in test operation is performed under such power supply system, a DC current path formed by a latch-up phenomenon of a memory cell can be surely cut off.例文帳に追加

このような電源システムの下で、ウェハバーンインテスト動作が実行される場合に、メモリセルのラッチアップ現象により生じるＤＣ電流経路を確実に遮断することができる。 - 特許庁

These registers are interconnected through internal data bus lines (GIO0-GIOn;GIO0-GIO127;SGIO0-SGIOn) to be used for internal data transfer of the memory cell array.例文帳に追加

これらのレジスタは、メモリセルアレイの内部データ転送に用いられる内部データバス線（ＧＩＯ０−ＧＩＯｎ；ＧＩＯ０−ＧＩＯ１２７；ＳＧＩＯ０−ＳＧＩＯｎ）を介して相互接続される。 - 特許庁

Batch write in is carried out for each block of a memory cell array which is to be erased (S11), and thereafter soft erase is carried out for each block with a predetermined voltage as a start voltage (S12).例文帳に追加

処理Ｓ11のように消去するメモリセルアレイの各ブロック毎に一括書き込みをし、その後、Ｓ12のように、所定電圧をスタート電圧とし各ブロック毎にソフト消去して行く。 - 特許庁

Each of this CG drivers 300-0 to 300-7 sets the potential of first and second control gates of the memory cell arranged at one block being different each other in the large blocks 0-7.例文帳に追加

このＣＧドライバ３００−０〜３００−７の各々は、ラージブロック０〜７の中の互いに異なる一つに配置されたメモリセルの第１，第２のコントロールゲートの電位を設定する。 - 特許庁

The charge storing circuit 18 thus generates a read voltage sufficient for a read circuit 22 to operate with, in accordance with the logical value of the data stored in the memory cell MC.例文帳に追加

このため、電荷蓄積回路１８は、メモリセルＭＣに記憶されているデータの論理値に応じて、読み出し回路２２が動作するために十分な読み出し電圧を生成できる。 - 特許庁

When read-out is performed and a memory cell of an odd number row is selected, a selector SELj selects the bit line BLj_O, grounds the bit line BLj_E, and makes the bit line BLk_E function as a shield line.例文帳に追加

読み出し時、奇数行のメモリセルが選択される時は、セレクタＳＥＬｊは、ビット線ＢＬｊ_Oを選択し、ビット線ＢＬｊ_Eを接地し、ビット線ＢＬｋ_Eをシールド線として機能させる。 - 特許庁

To provide a storage device in which useless power consumption does not occur in memory cell selection and to provide a storage device which attains operation acceleration and which can be made small and inexpensive.例文帳に追加

メモリセルの選択において無用な電力消費が生じない記憶装置を提供し、さらに、動作の高速化と小型化、低コスト化とを図ることが可能な記憶装置を提供する。 - 特許庁

Selective transistors Trs1 and Trs2 are respectively provided in the P-well regions same as the memory cell transistors bonded with corresponding sub bit lines, out of the P-well regions 10.1 and 10.2.例文帳に追加

選択トランジスタＴｒｓ１およびＴｒｓ２は、Ｐウェル領域１０．１および１０．２のうち、対応するサブビット線が結合するメモリセルトランジスタと同一のＰウェル領域に設けられる。 - 特許庁

The wirings for short-circuit 11, 12 are short-circuited to the selected gate lines SL0, SL1 in a wiring short-circuit region 13 deployed at a prescribed interval in the column direction of a memory cell array.例文帳に追加

短絡用配線１１，１２は、メモリセルアレイの列方向に所定間隔をおいて配置された配線短絡領域１３において選択ゲート線ＳＬ０，ＳＬ１に短絡させる。 - 特許庁

The memory cell 2 is provided at the position where the bit line pair 4/5 intersect the word line 3 and includes a first transistor (first Tr) 6, a second transistor (second Tr) 16 and a magnetic resistance element 7.例文帳に追加

メモリセル２は、ビット線対４・５とワード線３とが交差する位置に設けられ、第１トランジスタ（第１Ｔｒ）６と第２トランジスタ（第２Ｔｒ）１６と磁気抵抗素子７とを含む。 - 特許庁

Word lines WL1, WL2,...,WL32 are arranged orthogonally to bit lines DQ in a NAND type flash memory cell unit, and a source line CS is connected electrically in common.例文帳に追加

ＮＡＮＤ型フラッシュメモリセルユニットのビットラインＤＱに対してワードラインＷＬ１，ＷＬ２，・・・，ＷＬ３２が直交して配置され、ソース線ＣＳは電気的に共通に接続されている。 - 特許庁

To provide a memory circuit in which relieving probability by a redundant cell is improved by reducing a compressibility in a test and a test time can be shortened by enabling simultaneous measurement by a tester.例文帳に追加

試験において圧縮率を下げて冗長セルによる救済確率を高くし，更に，テスタによる同時測定を可能にして試験時間を短縮できるメモリ回路を提供する。 - 特許庁