「Memory Cell」に関連した英語例文の一覧と使い方(141ページ目) - Weblio英語例文検索

To provide a threshold value control circuit of a nonvolatile memory element in which variation in the threshold value of a reference cell, that holds a prescribed threshold value in a freely changeable manner corresponding to the change in the storage condition of the nonvolatile memory element, is suppressed and the threshold value is set to the prescribed threshold value in a short time.例文帳に追加

不揮発性メモリ素子の記憶状態の変更により所定の閾値を変更自在に保持する参照セルの当該閾値を、その閾値ばらつきを抑制して短時間で所定値に設定可能な不揮発性メモリ素子の閾値制御回路を提供する。 - 特許庁

A memory cell array 100 is provided with m rows and n columns of ferroelectric memory cells M00 to M77, bit lines BL0 to BL7 and BLb0 to BLb7 arranged in a row direction, and word lines WL0 to WL7 and plate lines PL0 to PL7 arranged in a column direction.例文帳に追加

メモリセルアレイ１００には、ｍ行ｎ列の強誘電体メモリセルＭ００〜Ｍ７７と、行方向に配置されたビット線ＢＬ０〜ＢＬ７，ＢＬｂ０〜ＢＬｂ７と、列方向に配置されたワード線ＷＬ０〜ＷＬ７およびプレート線ＰＬ０〜ＰＬ７とが設けられる。 - 特許庁

In an MRAMb (magnetic random access memory), when a write data signal DI is at an "H" level, a power supply voltage Vdd is applied to one end of a source line SL corresponding to a selected memory cell MC and also a grounding voltage GND is applied to both ends of a corresponding bit line BL.例文帳に追加

このＭＲＡＭでは、書込データ信号ＤＩが「Ｈ」レベルの場合は、選択されたメモリセルＭＣに対応するソース線ＳＬの一方端に電源電圧Ｖｄｄを印加するとともに、対応のビット線ＢＬの両端に接地電圧ＧＮＤを印加する。 - 特許庁

To solve the problem that the life becomes short for a chip that is most heavily stressed by the electric field in a nonvolatile memory cell and the memory reliability deteriorates because the electric field stress changes on the capacitor insulation film or the tunneling insulation film due to the variations in the process even if the power source voltage is kept constant.例文帳に追加

不揮発性メモリセルにおける電源電圧が一定であっても、プロセスばらつきのために、容量絶縁膜あるいはトンネル絶縁膜にかかる電界ストレスがばらつき、最大の電界ストレスがかかるチップは寿命が短く、信頼性低下を招く。 - 特許庁

The NAND flash memory has a structure that a silicon nitride film 21 is formed as a spacer in the side wall of an interlayer insulating film 20 in a contact hole 8 between the gate electrodes 5, 5 of a memory cell region 2 and the contact hole 9 of a high voltage resistance transistor 6 in the peripheral circuit region 3.例文帳に追加

ＮＡＮＤフラッシュメモリで、メモリセル領域２のゲート電極５、５間のコンタクトホール８と周辺回路領域３の高耐圧トランジスタ６のコンタクトホール９とに、層間絶縁膜２０の側壁にスペーサとしてのシリコン窒化膜２１を形成する構成である。 - 特許庁

To provide a structure of semiconductor deice and its manufacturing method capable of suppressing defective contacting to a source/drain region of a memory cell transistor, without causing fluctuation in characteristics of a peripheral element, related to a logic semiconductor device mounted with a nonvolatile semiconductor memory.例文帳に追加

不揮発性半導体メモリを混載したロジック半導体装置に関し、周辺素子の特性変動等を生じることなく、メモリセルトランジスタのソース／ドレイン領域へのコンタクト不良を抑制する半導体装置の構造及びその製造方法を提供する。 - 特許庁

A nonvolatile memory 3 can store information more than 2 bits and enables the first read-out for outputting information read out from the nonvolatile memory cell as 1 bit information and second read-out for outputting the information read out as 2 bit information.例文帳に追加

不揮発性メモリ（３）は２ビット以上の情報を格納可能にされ、不揮発性メモリセルから読み出した情報を１ビット情報として出力する第１読み出しと、読み出した情報を２ビット情報として出力する第２読み出しとが可能である。 - 特許庁

To provide a highly reliable semiconductor device and its manufacturing method hardly obstructing high integration even if a dummy capacitor is provided in order to prevent a process of a memory capacitor of a memory cell from being deteriorated, and preventing a smoothing capacitor from undergoing temporal dielectric breakdown of a smoothing capacitor as much as possible.例文帳に追加

メモリセルのメモリキャパシタの工程劣化を防止すべくダミーキャパシタを設けるも、高集積化を何等妨げることなく、しかも平滑キャパシタの経時絶縁破壊を可及的に防止する、信頼性の高い半導体装置及びその製造方法を提供する。 - 特許庁

To realize a non-volatile semiconductor memory and its data write-in method in which erroneous write-in of data can be prevented at the time of write-in operation though memory cell array constitution of a shared bit line type is adopted, while operation margin can be enlarged.例文帳に追加

シェアードビット線型のメモリセルアレイ構成を採用しつつも、書き込み動作時にデータの誤書き込みを防止することができると共に、動作マージンを大きくすることができる不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。 - 特許庁

This semiconductor memory device includes: a memory cell 20 to be formed in such a manner that a first inverter INV1 and a second inverter INV2 are subjected to cross-couple connection; a power supply terminal 21 to which a first voltage is supplied; and a second voltage controller 28 for controlling the second voltage.例文帳に追加

この半導体記憶装置は、第１インバータＩＮＶ１と第２インバータＩＮＶ２とをクロスカップル接続させて形成されるメモリセル２０と、第１電圧が供給される電源端子２１と、第２電圧を制御する第２電圧制御部２８とを備える。 - 特許庁

The memory cell of the nonvolatile semiconductor memory is formed into a three-dimensional structure, and hot electrons caused by interband tunneling are generated near a drain, and further, the hot electrons are so injected into a charge accumulating layer disposed at a large solid angle with respect to to the end of its drain by the three-dimensional structure as to perform data writing.例文帳に追加

メモリセルを３次元構造化し、ドレイン付近にバンド間トンネリングによるホットエレクトロンを発生させ、このホットエレクトロンを３次元化によりドレイン端に対して大きな立体角で配置される電荷蓄積層に注入してビットデータの書き込みを行う。 - 特許庁

This semiconductor memory has plural main data lines connected between a block sense amplifier array for transmitting data and a data output buffer, and takes plural cell data read out from plural memory cells in advance corresponding to one input/output port.例文帳に追加

本発明は、データ伝送のためブロックセンスアンプアレイとデータ出力バッファとの間に連結された複数のメインデータラインを持ち、一つの入出力ポートに対応して複数のメモリセルからリーとされた複数個のセルデータを先取る半導体メモリ装置に関する。 - 特許庁

To provide: an ID chip, not requiring a dedicated circuit for generating authentication data, and capable of mounting non-duplicative inherent identification information on a semiconductor memory in advance by using a SRAM memory cell structure intact and of improving security; and a generation method of the ID chip.例文帳に追加

認証データ生成用の専用回路が不要で、ＳＲＡＭのメモリセル構造をそのまま用いて、複製不可能な固有の識別情報を半導体メモリに予め搭載でき、セキュリティの向上を図れるＩＤチップおよびその生成方法を提供する。 - 特許庁

As shown in the cross-sectional diagram 1 (b), a bit line BLUn comprises extension parts 16A and 16N extending in the column direction along the memory cells 10, and a contact plug 14 connected to an access transistor of each memory cell (not shown in the Fig.) formed in an Si substrate 15.例文帳に追加

図１（ｂ）の断面図に示すように、ビット線ＢＬＵｎは、メモリセル群１０に沿って列方向に延びる延伸部１６Ａおよび１６Ｂと、Ｓｉ基板１５に形成された各メモリセルのアクセストランジスタ（不図示）に接続されたコンタクトプラグ１４とを有している。 - 特許庁

The magnetic semiconductor memory device 1 is an MRAM that uses tunnel magnetoresistance effect (TMR) to read recorded information, and it is provided with adjacent two magnetoresistive elements 4 and 5 which comprise one memory cell.例文帳に追加

本発明に係る磁気半導体メモリ装置１は、トンネル磁気抵抗効果（ＴＭＲ）を用いて、記録された情報を読み出すＭＲＡＭであって、隣接する２つの磁気抵抗素子４・５を備えており、これら磁気抵抗素子４・５によって１つのメモリセルが形成されている。 - 特許庁

To provide a magnetoresistance memory using a perpendicular magnetization film in which an integration degree is not lowered by revising a sectional shape of a write line so that an area of a memory cell is not increased, and efficiently generating a magnetic field in a magnetoresistance element made of the perpendicular magnetization film.例文帳に追加

書込み線の断面形状をメモリセル面積が大きくならないように改良し、効率的に磁界を垂直磁化膜からなる磁気抵抗素子に発生させることによって、集積度を落とさない垂直磁化膜を用いた磁気抵抗メモリを提供する。 - 特許庁

Memory cells 1 sharing the source/drain region 3 also sharer the insulation film 9 and the floating gates 5, 6 of each memory cell 1 have profiles analogous to those at the opposite end parts of the substantially spindle-shaped insulation film 9.例文帳に追加

ソース・ドレイン領域３を共通にする各メモリセル１は絶縁膜９をも共通にし、当該各メモリセル１のそれぞれの浮遊ゲート電極５，６の形状は、断面略紡錘形状を成す絶縁膜９の両側端部分の形状に沿ったものになっている。 - 特許庁

A resistive cross point memory (RXPtM) cell array device 10 (one example of which is a magnetic random access memory(MRAM) device) includes a chip 40 on which an array 12 of RXPtM cells is formed, an array 44 of sense amplifiers used in sensing resistance values of the RXPtM cells 14, and an input/output(I/O) controller 48 are formed.例文帳に追加

抵抗性交点メモリ(RXPtM)セルアレイデバイス10（この１つの例は、磁気ランダムアクセスメモリ(MRAM)デバイスである）は、RXPtＭセルのアレイ１２、RXPtＭセル14の抵抗値を読み取る際に使用されるセンス増幅器のアレイ44、及び、入力／出力(I/O)コントローラ48が形成されたチップ40を備える。 - 特許庁

The integrated circuit memory includes a circuit for individually activating word lines in a first one memory cell per bit operation mode, simultaneously activating at least two word lines in a second operation mode where two or more memory cells are dedicated to each data bit, and providing a word line sequence when first converting stored data in the array of memory cells from the first operation mode to the second operation mode.例文帳に追加

集積回路メモリは回路を含み、回路は、１ビットごとに１メモリセルの第１の動作モードにおいてワード線を個別に活性化し、各データビット専用に２個以上のメモリセルが与えられる第２の動作モードにおいて少なくとも２つのワード線を同時に活性化し、メモリセルのアレイに記憶されたデータを第１の動作モードから第２の動作モードへ最初に切替えるときにワード線シーケンスを与える。 - 特許庁

A semiconductor memory device 1 includes a memory cell array H40 having a plurality of memory cells, an SR timer circuit H80 deciding a period of self-refresh of the memory cells, a refresh counter H20 generating an internal address signal being an object of self-refresh, and a circuit outputting a pulse activation signal for executing continuous refresh operation in one period of self-refresh.例文帳に追加

本発明の一態様に係る半導体記憶装置１は、複数のメモリセルを有するメモリセルアレイＨ４０と、メモリセルのセルフリフレッシュの周期を決定するＳＲタイマー回路Ｈ８０と、セルフリフレッシュの対象となるメモリセルの内部アドレス信号を生成するリフレッシュカウンタＨ２０と、セルフリフレッシュの１周期間に、連続してリフレッシュ動作を実行するためのパルス活性信号を出力する回路とを備えるものである。 - 特許庁

In the flash memory, writing is done to each memory cell MC to be written out of a plurality of memory cells MC corresponding to a selected word line WL, verifying is done by using a low word line voltage V_VR than usual, and additional writing is done to all the memory cells MC corresponding to the selected word line WL under the condition that a charge injection rate is lower than usual.例文帳に追加

このフラッシュメモリでは、選択ワード線ＷＬに対応する複数のメモリセルＭＣのうちの書込対象の各メモリセルＭＣに書込を行なうとともに通常よりも低いワード線電圧Ｖ_ＶＲを用いてベリファイを行ない、書込が終了した後に、選択ワード線ＷＬに対応する全メモリセルＭＣに通常よりも電荷注入量が少ない条件で追加書込を行なう。 - 特許庁

For i=1 to 7, a mask ROM cell row selecting circuit 5i turns on the transfer gate of the mask ROM cell in the memory block 1i corresponding to a block select signal BSi, when a test mode signal *TM and the block select signal BSI are both active.例文帳に追加

ｉ＝１〜７の各々について、マスクＲＯＭセル行選択回路５ｉは、試験モード信号＊ＴＭ及びブロック選択信号ＢＳｉが共に活性である時に、このブロック選択信号に対応したメモリブロック１ｉ内のマスクＲＯＭセルの転送ゲートをオンにする。 - 特許庁

The flash memory comprises a cell array including an initialized data area in which initialized data is stored, and a status detector for determining the read data corresponding to a free cell area of the initialized data area being in a "pass" status, when an error is detected.例文帳に追加

本発明のフラッシュメモリ装置は、初期化データが格納される初期化データ領域を含むセルアレイと、エラー検出時に、前記初期化データ領域のうち、空いているセル領域に対応する読み出しデータをパスと判定する状態検出器と、を備える。 - 特許庁

At the time of reading out the signal of a memory cell, one end of the cell is connected to an input terminal of an inversion amplifier through a signal line SL2, and the other end is connected to the output of the inversion amplifier through a signal line SL1, and signal voltage VBout is obtained from an output of the inversion amplifier.例文帳に追加

メモリセルの信号読み出し時に、セルの一端を信号線SL2を介し反転増幅器の入力端子に接続し他端を信号線SL1を介し反転増幅器の出力に接続して反転増幅器の出力より信号電圧Voutを得る。 - 特許庁

On a first conductive semiconductor layer formed on a first conductive semiconductor substrate so as to be isolated by an insulating film by a gate pre-production process, a NAND cell unit is formed to have a memory cell formed by laminating a floating gate and a control gate, and a select gate transistor.例文帳に追加

第１導電型半導体基板上に絶縁膜で分離されて形成された第１導電型半導体層に、ゲート先作りプロセスによって、浮遊ゲートと制御ゲートが積層されたメモリセルと選択ゲートトランジスタとを有するＮＡＮＤセルユニットを形成する。 - 特許庁

Before the preliminary cell C3 is integrated into the on-line system 000, service processor firmware B1 copies the range register group initial value setting with respect to the virtual chip set A3 to the predetermined area of a memory 32 on the preliminary cell C3 as a register group initial value with respect to the chip set 33.例文帳に追加

サービス・プロセッサ・ファームウェアＢ１は、予備セルＣ３をオンライン・システム０００へ組み込む前に、仮想チップセットＡ３に対するレンジ・レジスタ群初期値をチップセット３３に対するレンジ・レジスタ群初期値として予備セルＣ３上のメモリ３２の所定領域へコピーする。 - 特許庁

Also, when data verification is performed in data rewriting processing, reference voltage generated by a reference voltage generating section 15 is compared with voltage of bit lines BL1-BLn and a read-out reference line RL, data of the memory cell and the dummy cell are read out.例文帳に追加

また、データ書き換え処理においてデータ照合を行なう場合には、参照電圧生成部１５が生成する参照電圧と、ビット線ＢＬ１〜ビット線ＢＬｎおよび読み出し参照線ＲＬの電圧が比較されて、メモリセルおよびダミーセルのデータが読み出される。 - 特許庁

A manufacturing method of a semiconductor memory device comprises a process of forming dummy cells 61_1 to 61_8 so as to be situated next to a reference cell 41_2, and a process of injecting an impurity into the dummy cells 61_1 to 61_8 using a mask for covering the reference cell 41_2.例文帳に追加

本発明の一実施形態に係る製造方法は、リファレンスセル４１_２に隣接するようにダミーセル６１_１〜６１_８を形成する工程と、リファレンスセル４１_２を覆うマスクを用いて、ダミーセル６１_１〜６１_８に不純物を注入する工程と、を含んでいる。 - 特許庁

Also, in constitution using a multi-level cell, when the total number of bits included in a memory cell corresponding to plural errors caused in the same physical page exceed the number of the prepared error control units 23a, 23b, it is judged as that uncorrectable obstacle is caused.例文帳に追加

また、多値セルを用いた構成では、同一物理ページ内で発生した複数のエラーに対応するメモリセルに含まれるビットの合計数が、用意されたエラー管理ユニット２３ａ，２３ｂの数を超える場合に、訂正不可能な障害が発生したと判断する。 - 特許庁

A defective address storing circuit 108 stores a defective address of the memory cell array 101, input/output terminals to which data corresponding to the address is to be inputted and outputted, and a column set number in the redundant cell array to be replaced corresponding to this input/output terminal.例文帳に追加

不良アドレス記憶回路１０８は、メモリセルアレイ１０１の不良アドレスとこれに対応するデータの入出力がなされるべき入出力端子及び、この入出力端子に対応して置換されるべき冗長セルアレイのなかのカラムセット番号を記憶する。 - 特許庁

To provide a semiconductor memory, in which the influence of a write-in noise for read-out operation of an adjacent cell can be reduced and stable operation can be performed, by fixing an adjacent complementary bit line to the prescribed voltage, in the case of write-in of data for a storing cell.例文帳に追加

記憶セルへのデータ書き込みの際に、隣接する相補ビット線を所定電圧に固定することにより、隣接セルの読み出し動作への書き込みノイズの影響を低減して安定動作を図ることができる半導体集積回路装置を提供すること - 特許庁

In the NAND flash memory device which includes a number of cell blocks including many cell strings, and a number of X decoders constituted of many high voltage transistors to apply predetermined voltages to word lines in the cell block, when an erasing operation is performed to erase one of the cell blocks, leakage prevention voltages are applied to the wells of the high voltage transistors in many X decoders.例文帳に追加

多数のセルストリングを含む多数のセルブロックと、前記セルブロック内のワードラインに所定の電圧を印加するために多数の高電圧トランジスタから構成された多数のＸデコーダとを含むＮＡＮＤフラッシュメモリ素子において、前記セルブロックの中のいずれか一つのブロックを消去するための消去動作の際に多数の前記Ｘデコーダ内の前記高電圧トランジスタのウェルに漏れ防止電圧を印加する。 - 特許庁

To stabilize erase characteristics of a flash memory cell, suppress increase of power consumption in switching from write operation to the erase operation and make the switching operation faster.例文帳に追加

フラッシュメモリセルの消去特性の安定化を図ると共に書き込み動作から消去動作に切り替える際の消費電力の増大を抑制し、かつ切り替え動作を高速化する。 - 特許庁

To provide a semiconductor memory device that can realize a low resistance in a embedded strap area and take measures for failure by a low-temperature wafer test without degrading the characteristic of a cell transistor.例文帳に追加

埋め込みストラップ領域の低抵抗化を実現でき、セルトランジスタ特性を悪化させることなく低温ウエハテストでの不良対策ができる半導体記憶装置を提供する。 - 特許庁

Meanwhile corresponding to each row of the MTJ memory cell, a word line WL operating as a readout selective line and a write digit line WDL operating as a writing selective line are provided.例文帳に追加

一方、ＭＴＪメモリセルの各行に対応して、読出選択線として作用するワード線ＷＬおよび書込選択線として作用するライトディジット線ＷＤＬが設けられる。 - 特許庁

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows×M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

On the other hand, write data line pairs WDL and /WDL are arranged by each of the eight memory cell arrays and the column selection in data writing is performed by eight sub-write activation lines SWRL.例文帳に追加

一方、ライトデータ線対ＷＤＬ，／ＷＤＬは、８個のメモリセル列ごとに配置され、データ書込におけるコラム選択は、８本のサブライト活性化線ＳＷＲＬによって行なわれる。 - 特許庁

As a result, bootup data being stored in the memory cell due to the detection operation of a power supply voltage without any external address and instructions is automatically addressed, is detected, and is outputted to the outside.例文帳に追加

結果的に、外部アドレス及び命令なしで電源電圧の検出動作によりメモリセルに貯えられたブートアップデータが自動的にアドレスされ、感知され、そして外部へ出力される。 - 特許庁

To prevent malfunction of a shift register, etc. caused by the noise of a power supply line when eliminating the data of the memory cell of a correction data hold circuit after powering up in a printing drive integrated circuit.例文帳に追加

印字駆動集積回路において、電源投入後に、補正データ保持回路のメモリセルのデータを消去する時に、電源線のノイズによるシフトレジスタ等の誤動作を防止する。 - 特許庁

When it is determined that the real bit line to be connected to a real memory cell is easily short-circuited to an adjacent circuit element, the dummy bit line is connected to a voltage line to be supplied to the circuit element.例文帳に追加

リアルメモリセルに接続されるリアルビット線が、隣接する回路要素とショートしやすいことが判明した場合、ダミービット線は、その回路要素に供給される電圧線に接続される。 - 特許庁

In first operation for changing a resistance value of the resistance change element RW from a first resistance value to a second resistance value lower than the first resistance value, a first voltage pulse is applied to a memory cell MC.例文帳に追加

抵抗変化素子ＲＷを第１の抵抗値からそれよりも低い第２の抵抗値に変化させる第１の動作において、メモリセルＭＣに第１の電圧パルスを印加する。 - 特許庁

A plurality of word lines WL provided on the source line SL and a plurality of bit lines BL provided to a memory cell upper part are provided in parallel each perpendicular to the source line SL.例文帳に追加

ソース線ＳＬ上に設けられるワード線ＷＬとメモリセル上部に設けられるビット線ＢＬは、それぞれソース線ＳＬとは直行して、並列に複数本設けられる。 - 特許庁

Before a trench of an STI 305 is embedded with an insulator, a bird's beak oxide film 310 in the upper end of an element region of a peripheral circuit is formed more large than that of a memory cell.例文帳に追加

ＳＴＩの溝（３０５）を絶縁物で埋め込む前に、周辺回路部の素子領域上端部のバーズビーク酸化膜（３１０）を、メモリセル部のそれよりも大きく形成する。 - 特許庁

When a memory cell outputs a stored value to a bit line, the read-out margin can be increased by connecting an internal capacitor to a bit line and increasing capacitance of the bit line.例文帳に追加

メモリセルがビット線に記憶値を出力する際には、内部キャパシタとビット線とを接続してビット線のキャパシタンスを大きくすることにより、読み出しマージンを大きくすることができる。 - 特許庁

A control device 7, when an operation start of the fuel cell system 1 is commanded, gets access to a measurement impedance memory 70, and reads out a measured impedance stored at the previous system stoppage.例文帳に追加

燃料電池システム１の運転開始が指令されると、制御装置７は、測定インピーダンスメモリ７０にアクセスし、前回システム停止時に格納した測定インピーダンスを読み出す。 - 特許庁