「Memory Cell」に関連した英語例文の一覧と使い方(142ページ目) - Weblio英語例文検索

A CMOS memory array includes many bit cells 12 arranged in a SRAM array 11 of N rows × M columns, and has a duplication columns 60 of the bit cell 12 utilized for self-measuring.例文帳に追加

ＣＭＯＳメモリアレイは、Ｎ行×Ｍ列のＳＲＡＭアレイ１１内に配列された多数のビットセル１２を含み、自己計測用に利用されるビットセル１２の重複列６０を有する。 - 特許庁

When the non-activation address detecting circuit 91b decides that the redundant memory cell is used, the redundant word line is activated by a redundant word line activating circuit 100.例文帳に追加

そして、前記非活性アドレス検知回路９１ｂが冗長メモリセルを使用すると決定した場合に、冗長ワード線活性化回路１００によって冗長ワード線を活性化する。 - 特許庁

The threshold memory section memorizes so that the threshold of the peripheral temperature is designated temperature and the threshold of the internal temperature becomes higher as ambient temperature of the fuel cell becomes lower than the designated temperature.例文帳に追加

閾値記憶部は、周囲温度閾値は、所定温度であり、内部温度閾値は、燃料電池の周囲温度が前記所定温度より低くなるに従って高くなるように記憶する。 - 特許庁

The rough writing processing shifts a first threshold voltage distribution in a positive direction with respect to a memory cell to be provided with a plurality of second threshold voltage distributions and generates a third threshold voltage distribution.例文帳に追加

ラフ書込み処理は、複数の第２閾値電圧分布を与えるべきメモリセルに対して、第１閾値電圧分布を正方向に移動させて第３閾値電圧分布を生成する。 - 特許庁

The gate insulation films 21a and 21b are formed into two kinds of different thicknesses in the three regions, that is, in the cell array of the nonvolatile memory and in the high voltage circuit and the low voltage circuit of the peripheral circuit section.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の三領域でゲート絶縁膜２１ａ 、２１ｂ の厚さを２種類にした。 - 特許庁

To provide a semiconductor device, in which an optional refresh address can be set to a refresh counter and it can be output to the outside, in a semiconductor device comprising a memory cell part which needs refreshing.例文帳に追加

リフレッシュが必要なメモリセル部を持つ半導体装置において、任意のリフレッシュアドレスのリフレッシュカウンタへの設定、およびその外部への出力ができる半導体装置を提供する。 - 特許庁

In addition, the storage electrodes 9a of a capacitor are formed by exposing the metallic barrier films 9 by removing the filling material 10 only from the contact holes 8 formed in the memory cell area of the DRAM.例文帳に追加

ＤＲＡＭのメモリセル領域に形成されたコンタクトホール８のみ埋め込み材１０を除去してバリア金属膜９を露出させキャパシタの蓄積電極９ａを形成する。 - 特許庁

To provide a memory cell design and a method for storing information including use of a transistor having a source, a drain, a channel, a gate oxide, a gate electrode and a modifiable gate stack layer.例文帳に追加

ソース、ドレイン、チャネル、ゲート酸化物、ゲート電極、および修正可能なゲートスタック層を備えたトランジスタの使用を含む、情報を記憶するためのメモリセル設計および方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor storage device and a method of erasing a memory cell, with which the threshold voltage distribution can be narrowed after the erasure as compared with the conventional art.例文帳に追加

本発明は、従来に比較して消去後の閾値電圧分布を狭くすることが可能な不揮発性半導体記憶装置及びメモリセル消去方法を提供することを目的とする。 - 特許庁

Each of the circuit blocks 30 comprises a memory cell part 11, a sense amplifier 22, and a pull-down transistor 23 which uses output of the sense amplifier 22 as a gate input and has a drain connected to the global bit line 50.例文帳に追加

各回路ブロック３０は、メモリセル部１１、センスアンプ２２、及びセンスアンプ２２の出力をゲート入力とし、ドレインがグローバルビット線５０に接続されたプルダウントランジスタ２３を含む。 - 特許庁

The EEPROM cell gate voltage generating circuit for memory brings the n EEPROM cells into rewritable state at the time of writing a new data of the flash type EEPROM.例文帳に追加

記憶用ＥＥＰＲＯＭセルゲート電圧生成回路は、フラッシュ型ＥＥＰＲＯＭのデータを新しく書込み時にｎ個の記憶用ＥＥＰＲＯＭセルを書き込み可能な状態にする。 - 特許庁

An address selecting MOSFET Qa for a memory cell is composed of an (n) channel MOSFET having a conductivity p+ gate different from the diffusion layer of the MOSFET Qa and having a comparatively thick oxide film.例文帳に追加

メモリセルのアドレス選択ＭＯＳＦＥＴＱａを、その拡散層とは異なる導電型のｐ^+ ゲートを有し、かつ比較的厚い酸化膜を有するＮチャネルＭＯＳＦＥＴにより構成する。 - 特許庁

In the region where this protrusion is arranged, the drain impurity region is arranged out of alignment from the center of the memory cell forming region so that the interval of the drain impurity regions becomes large.例文帳に追加

この突出部が配置される領域においてドレイン不純物領域の間隔は、大きくなるようにドレイン不純物領域がメモリセル形成領域中心部よりずれて配置される。 - 特許庁

To disclose a method for manufacturing a flash memory element capable of improving a threshold voltage disturbance (Vtdisturbance) by reducing a stress applied to a cell by minimizing an interference phenomenon between gate lines.例文帳に追加

本発明は、ゲートライン間の干渉現象を最小化し、セルに加えられるストレスを減らし、しきい値電圧障害(Vtdisturbance)を改善することができるフラッシュメモリ素子の製造方法を開示する。 - 特許庁

The multiple-gate memory cell includes a continuous, multiple-gate channel region 58 beneath the plurality of gates 50, 51 in the series, with charge storage locations between some or all of the gates.例文帳に追加

マルチゲート型メモリセルは、直列における複数のゲート５０，５１の下の、連続したマルチゲートのチャネル領域５８を含み、電荷蓄積位置がゲートのうちのいくつかまたはすべての間にある。 - 特許庁

In an area where only the small number of rewrites is required, priority is given to maximization of use efficiency of a memory cell without defining the area as a processing object as the specific block.例文帳に追加

書き換え回数が少なくてよい領域では上記特定ブロックとしての処理対象としないことによりメモリセルの使用効率を最大化することを優先させることができる。 - 特許庁

In an MONOS memory, a first insulation film 4 of an ONO laminate film of the cell transistor is composed of a silicon oxide film or a silicon oxide nitride film having oxygen compositions more than a charge storage layer 5.例文帳に追加

ＭＯＮＯＳ メモリにおいて、セルトランジスタのＯＮＯ 積層膜の第１の絶縁膜４ は、シリコン酸化膜または電荷蓄積層５ よりも酸素組成の多いシリコン酸窒化膜からなる。 - 特許庁

In the memory cell 11-11, a drain is reduced to a GND level via the NMOS 12-1 and potential difference occurs between a source and the drain, however, no channel is formed and no current flows.例文帳に追加

メモリセル１１−１１では、ドレインがＮＭＯＳ１２−１を介してＧＮＤレベルへ引き下げられ、ソース・ドレイン間に電位差が生じるが、チャネルは形成されずに電流が流れない。 - 特許庁

The magnetic memory cell 40 further includes layers made of stabilization materials 55 and 56 which pin magnetization directions of a pair of edge regions 57 and 58 positioned close to opposite peripheries of the data storage layer 50.例文帳に追加

磁気メモリ・セル４０は、さらに、データ記憶層５０の両側の縁に近い一対の端領域５７および５８の磁化方向をピン留めする安定化材料５５および５６の層を有する。 - 特許庁

In a particular embodiment, magnetic tunnel junction memory cell (100) and at least one movable probe (150) with a tip (154) featured by a conductor (156) and a heat generator (158) are provided.例文帳に追加

特定の実施形態において、磁気トンネル接合メモリセル(100)、および導体(156)と発熱体(158)によって特徴付けられた先端部(154)を有する少なくとも1つの可動プローブ(150)が設けられる。 - 特許庁

Therefore it is possible to implement an active type radio tag having a long fuel cell life or a passive type radio tag capable of writing data to the memory and having a wide communication range.例文帳に追加

さらに、このような不揮発性メモリにより電池の寿命が長いアクティブ型、あるいはメモリへの書き込み可能な通信範囲が広いパッシブ型の無線タグを実現することができる。 - 特許庁

The source and drain of the memory cell are constituted by an inverting layer (local data line) formed in a p-type well 3 at the lower part of the embedded gate 8 when a positive voltage is applied to the embedded gate 8.例文帳に追加

メモリセルのソース、ドレインは、埋め込みゲート８に正の電圧を印加した時に、埋め込みゲート８の下部のｐ型ウエル３に形成される反転層（ローカルデータ線）によって構成される。 - 特許庁

Further, a dummy electrode is provided from above the side surface of the interlayer dielectric 30 to above the interlayer dielectric 26, on a border AreaC between the memory cell region AreaA and the peripheral circuit region AreaB.例文帳に追加

さらに、メモリセル領域AreaAと周辺回路領域AreaBとの境界AreaCには、層間絶縁膜３０の側面上から層間絶縁膜２６の上に亘るダミー電極が設けられている。 - 特許庁

The first transistor 54 and the second transistor 56 may be replaced by one transistor having drive capability corresponding to twice of drive capability of the transistor 60 of the memory cell C2.例文帳に追加

第１トランジスタ５４および第２トランジスタ５６を、メモリセルＣ２のトランジスタ６０が有する駆動能力の２倍に相当する駆動能力を有する１つのトランジスタに置き換えてもよい。 - 特許庁

A redundancy word refresh counter 11 is prepared in addition to a normal word refresh counter 5 which generates the address of the word line for refreshing the normal area 2 in a memory cell array 1.例文帳に追加

メモリセルアレイ１内の通常領域２のリフレッシュを行うためのワード線のアドレスを生成する通常ワードリフレッシュカウンタ５に加えて、冗長ワードリフレッシュカウンタ１１を設ける。 - 特許庁

When the element is applied to a magnetic memory cell which uses the magnetization array of the electrodes as recording information, reading-out output may be taken larger than in the prior art using a ferromagnetic tunnel effect.例文帳に追加

電極の磁化配列を記録情報とする磁気メモリセルに応用した場合、強磁性トンネル効果を用いた従来例に比べ、読み出し出力を大きく取ることが可能となる。 - 特許庁

To simplify selection of an I/O line, and to prevent increment of area of a memory cell array, with respect to a semiconductor device which uses an open bit line system and can switch the number of I/O.例文帳に追加

オープンビット線方式を用いたＩ／Ｏ数が切り替え可能な半導体装置において、Ｉ／Ｏ線の選択が単純化するとともに、メモリセルアレイの面積増大を防止する。 - 特許庁

Then, data on a memory cell on one word line (sense amplifier) is read out to a global data line pair GIOP, and the read-out data is transferred to a rearrangement data line pair GRAP through a transfer circuit XFR.例文帳に追加

次いで、一方のワード線（センスアンプ）のメモリセルのデータを、グローバルデータ線対ＧＩＯＰに読出した後、転送回路ＸＦＲを介して再配置データ線対ＧＲＡＰに伝達する。 - 特許庁

An anti-fuse memory cell array 7 is provided with a switch which is connected between VPP and a bit line and turned on or off in accordance with writing data DIN and the writing control signal WE.例文帳に追加

さらにアンチヒューズメモリセルアレイ７にはＶＰＰとビット線間に接続され、書き込みデータＤＩＮと書き込み制御信号ＷＥとに基づき、オン・オフされるスイッチを設ける。 - 特許庁

A control circuit 7 performs calculation of data hold in the first data cache using the first and the second data caches to generate data to be written into a selected memory cell at the time of read operation.例文帳に追加

制御回路７は、読み出し動作時に、第１、第２のデータキャッシュを用いて第１のデータキャッシュに保持されたデータを演算して選択されたメモリセルに書き込むデータを生成する。 - 特許庁

A logic operation circuit performs a logic operation using data read from the second memory cell and data held in the data latch circuit as input value and outputs third data as an operation value.例文帳に追加

論理演算回路は、第２のメモリセルから読み出されたデータとデータラッチ回路に保持されたデータとを入力値とした論理演算を実行して第３データを演算値として出力する。 - 特許庁

To form a memory cell region and a high concentration impurity diffusion region of a high-voltage transistor at the same time by ion implantation so that the high-voltage transistor side is shallower.例文帳に追加

メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。 - 特許庁

To provide a semiconductor device that can be improved in yield by eliminating a step of an interlayer insulating film formed between a memory cell array region and a peripheral circuit region.例文帳に追加

メモリセルアレイ領域と周辺回路領域との間に生じる層間絶縁膜の段差を解消し、歩留まりの向上を図ることができる半導体装置を提供すること。 - 特許庁

The fuel cell module 10 is provided with a case 20, a membrane electrode assembly 12 housed in the case 20, a heat radiation member 50, a shape memory member 52, and a hydrogen storage alloy tank 60.例文帳に追加

燃料電池モジュール１０は、筐体２０と、筐体２０に収容された膜電極接合体１２、放熱部材５０、形状記憶部材５２および水素吸蔵合金タンク６０を備える。 - 特許庁

A data write current for applying a data write magnetic field along an axis of hard magnetization to a selected memory cell is supplied to a write word line WWWLi corresponding to a selected row.例文帳に追加

選択行に対応するライトワード線ＷＷＬｉには、磁化困難軸に沿ったデータ書込磁界を選択メモリセルに印加するためのデータ書込電流が供給される。 - 特許庁

To provide a semiconductor storage device which secures time required for reading out data in a memory cell even if an operational frequency is high and restrains an increase in a layout area.例文帳に追加

動作周波数が高い場合でもメモリセルのデータを読み出す時間を確保することができ、レイアウト面積の増大を抑えることができる半導体記憶装置を提供する。 - 特許庁

The first memory cell matrix 16a is provided to store the stored luminance levels of first half rows in the matrix of pixels into the rows using the control and addition means.例文帳に追加

第１のメモリセルマトリックス１６ａは、制御及び加算手段を用いて、その行に画素のマトリックスの第１の半分の行の蓄積された輝度レベルを格納するように設けられている。 - 特許庁

In the memory cell thus structured, charges for the charge storage layer 8A to be subjected to writing and erasing are exchanged between the gate electrode 10A and the charge storage layer 8A.例文帳に追加

このように構成されているメモリセルにおいて、書き込みおよび消去となる電荷蓄積層８Ａへの電荷のやり取りは、ゲート電極１０Ａと電荷蓄積層８Ａとの間で行う。 - 特許庁

To provide a position identification mark which facilitates confirmation of a physical position of a memory cell or the like on a semiconductor substrate even if a metal wiring layer and an insulating layer are peeled off.例文帳に追加

メタル配線層や絶縁層を剥離した場合においても、半導体基板上におけるメモリセル等の物理的な位置を容易に確認できる、位置識別マークを提供する。 - 特許庁

When a driving force margin of the keeper circuit 1 is determined, the PMOS transistor P12 is controlled to be non-conductive by the external terminal TST1, and readout of data '1' is performed from a memory cell MC1.例文帳に追加

キーパー回路１の駆動力マージンを判定するときは、外部端子ＴＳＴ１によりＰＭＯＳトランジスタＰ１２を非導通に制御し、メモリセルＭＣ１からデータ‘１’の読み出しを行う。 - 特許庁

Also, a covering gate and the mask ROM gate cross over the resistive active region and the channel active region, and the memory gate and a select gate cross over the cell active region.例文帳に追加

又、抵抗体活性領域、チャンネル接合領域及びセル活性領域の上部にはカバーリングゲート、マスクＲＯＭゲート及びメモリゲートと選択ゲートが横切って配置される。 - 特許庁

Each memory cell 103 is provided with a read/write capability adjusting circuit 104 which can set write-in capability of each write-in circuit and read-out capability of each readout circuitry independently.例文帳に追加

各書き込み回路の書き込み能力および各読み出し回路の読み出し能力を独立に設定可能な読み書き能力調整回路１０４を各メモリセル１０３に備えている。 - 特許庁

To provide a flash memory which has excellent element characteristics such that inter-cell interference is suppressed by seamlessly filling gaps between adjacent word lines, and to provide a manufacturing method thereof.例文帳に追加

隣接ワードラインの間をシームレスに埋め込み、セル間干渉が抑制された良好な素子特性を有するフラッシュメモリ及びその製造方法を提供することを目的としている。 - 特許庁

Also, when a decode-address of a memory cell array is taken in by the first command, increasing the number of pins is prevented by diverting a conventional command control pin of a SDR/DDR-SDRAM to an address pin.例文帳に追加

また、メモリセルアレイのデコードアドレスを第１のコマンドで取り込むにあたり、従来のＳＤＲ／ＤＤＲ−ＳＤＲＡＭのコマンドコントロールピンをアドレスピンに転用してピン数の増加を防いでいる。 - 特許庁

A second procedure (normally program) is used for establishing a high-threshold state within the memory cell, including a third biasing device that increases the negative charge within the charge capture structure.例文帳に追加

第２の手順（通常はプログラムである）は、電荷捕獲構造内の負の電荷を増大する第３のバイアス装置を含むメモリ・セル内に高しきい値状態を確立するために使用される。 - 特許庁