「Memory Cell」に関連した英語例文の一覧と使い方(138ページ目) - Weblio英語例文検索

A flash EEPROM 100 has a trimming value storage area 130 for storing a trimming value corresponding to each erase unit area 120 included in a memory cell array 110.例文帳に追加

フラッシュＥＥＰＲＯＭ１００は、メモリセルアレイ１１０に含まれる各消去単位領域１２０に対応して、トリミング値を記憶するトリミング値記憶領域１３０を備える。 - 特許庁

To obtain an SRAM memory cell comprising load elements, employing polysilicon as a basic body in which high speed operation is realized by decreasing node contact resistance using salicidation technology.例文帳に追加

サリサイデーション技術及びポリシリコンを基体とする負荷素子を有するＳＲＡＭメモリセルにおいて、ノード・コンタクト抵抗を低減し、高速動作を可能とするメモリセルを実現する。 - 特許庁

To provide a semiconductor device which is provided with a recess effective for increasing the capacity of a floating gate or a memory cell capacitor, and a method of optimally manufacturing the same.例文帳に追加

浮遊ゲートあるいはメモリセルキャパシタの容量の増加に効果的な凹部を備えた半導体装置と、この半導体装置の最適な製造方法を提供する。 - 特許庁

To provide a single poly-nonvolatile memory cell which can be fabricated through an integrated ordinary logic process of SOC fabrication process operable on low voltages in order to simplify the process.例文帳に追加

プロセスを簡単化するため、低電圧で操作できてＳＯＣ製作工程の統合された通常ロジックプロセスで製作できる単一ポリ不揮発性メモリーセルを提供する。 - 特許庁

A pair of flash memory trim cell gates a first latch 205 by devices M7, M8 through terminals TRIMINB, TRIMIN.例文帳に追加

このトリムセル差動増幅回路は、フラッシュ・メモリ・トリムセルをプログラミングすることなしに、トリムビットをラッチに直列にシフトインさせること、およびトリムビットを直列にシフトアウトさせることができる。 - 特許庁

A program current is supplied through a pair of current source transistors positioning respectively at first and second sides of the first resistive memory cell block and opposing each other.例文帳に追加

第１抵抗型メモリセルブロックの第１及び第２側部にそれぞれ位置して互いに対向する一対の電流源トランジスタを介してプログラム電流が供給される。 - 特許庁

Thus, the currents of the load MOS transistors T0, and T1 which become problems during reading are suppressed, and the output signal of a memory cell (MC) is secured.例文帳に追加

これにより、読出し時に問題となる負荷ＭＯＳトランジスタＴ０、Ｔ１の電流を抑えることができ、メモリセル（ＭＣ）の出力信号を確保することができる。 - 特許庁

To attain increase of a data writing speed and reduction of the power consumption by reducing variance in the fluctuation of threshold voltage of a nonvolatile memory cell when writing data.例文帳に追加

データ書き込み時の不揮発性メモリセルのしきい値電圧変動量のばらつきを低減させ、データ書き込みの高速化、および低消費電力化を実現する。 - 特許庁

A storage node voltage control circuit 20 is added to a memory cell 10 constituted of: two load transistors 1 and 2; two drive transistors 3 and 4; and two access transistors 5 and 6.例文帳に追加

２つの負荷トランジスタ１，２と、２つのドライブトランジスタ３，４と、２つのアクセストランジスタ５，６とで構成されたメモリセル１０に、記憶ノード電圧制御回路２０を付加する。 - 特許庁

To prevent the reliability of data protection from deteriorating and a data writing speed from lowering by controlling the distribution of the threshold voltages Vt of a memory cell after data writing for each of respective chips.例文帳に追加

各チップ毎にデータ書き込み後のメモリセルの閾値電圧Ｖｔの分布を制御し、データ保持の信頼性の劣化およびデータ書き込みスピードの低下を防止する。 - 特許庁

An interlayer-insulating film 24 is deposited on a silicon substrate 11 on which MOS transistors 13, 14 are formed, and plugs 26, 27 are formed in a memory cell region Rmemo.例文帳に追加

ＭＯＳトランジスタ１３、１４が形成されているシリコン基板１１の上に、層間絶縁膜２４を堆積し、メモリセル領域Ｒmemoにプラグ２６、２７を形成する。 - 特許庁

The control circuit 1 perform read/write of data with a unit of n memory cells 3 (n is an integer ≥2) in the first storage area 2A, and performs read/write of data with a unit of one memory cell 3 in the second storage area 2B.例文帳に追加

制御回路１は、第１記憶領域２Ａ中のｎ個（ｎは２以上の整数）のメモリセル３を単位としてデータの読み書きを実行し、また、第２記憶領域２Ｂ中の１個のメモリセル３を単位としてデータの読み書きを実行する。 - 特許庁

To improve an erase speed of a twin MONOS cell by applying a negative voltage to a word gate adjacent to a control gate in a selected memory and changing the distribution of high energy holes generated on a junction end portion under the control gate of the memory.例文帳に追加

選択されるメモリの制御ゲートに隣接するワードゲートへの負電圧の印加によってメモリの制御ゲート下の接合端部で生成される高エネルギーのホールの分布を変化させることによって、ツインＭＯＮＯＳセルの消去速度を向上させる。 - 特許庁

Thereby, the number of erase pulses applied excessively to the memory cell becoming verify-pass can be reduced more than conventional one, consequently, the number of memory cells being an object of excessive erasure recovery writing S9 is reduced, and the total of a block blanking time can be shortened.例文帳に追加

これにより、ベリファイパスとなったメモリセルに対して過剰に印加される消去パルス数を従来よりも低減でき、その結果過消去リカバリ書込Ｓ９の対象となるメモリセル数が減り、ブロック消去時間の総計を短くすることができる - 特許庁

To provide a nonvolatile semiconductor storage device which includes 1T1R memory cells, each having one transistor and one resistance variable element that allows simplifying a structure so that a fine-sized memory cell is attained, and to provide a method for manufacturing the storage device.例文帳に追加

１つのトランジスタと１つの抵抗変化素子とを用いた１Ｔ１Ｒ型のメモリセルであって、抵抗変化素子の構造を簡素化することにより、微細化できるメモリセルを有する不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

To provide a semiconductor memory device in which a characteristic for holding data of a memory cell is not deteriorated by preventing overlap of shifting to a non-activation state and data access by address transition without causing delay of an access time, and to provide its control method.例文帳に追加

アクセス時間の遅れを伴うことなく非活性化状態への移行とアドレス遷移によるデータアクセスとの重なりを防止して、メモリセルのデータ保持特性を悪化させることのない半導体記憶装置とその制御方法を提供すること - 特許庁

An internal impedance value in an initial state of each pre-measured battery cell at a stage of a manufacturing process is stored in the memory, and the internal impedance newly obtained during charging is stored for update in the memory every time charge/discharge is repeated.例文帳に追加

メモリには予め製造工程の段階で測定された各電池セルの初期状態における内部インピーダンスの値が記憶されており、充放電が繰り返される毎に、充電時に得た新たな内部インピーダンスをメモリに記憶して更新する。 - 特許庁

Write-in data TD of a memory block is compared with read-out data RDB by a comparing circuit provided in a self-test circuit, discrimination of a normal/defective state of the memory cell array is performed by a discriminating circuit based on compared results SG0-SGN of the comparing circuit 13.例文帳に追加

自己テスト回路に設けた比較回路１３で、メモリブロックの書き込みデータＴＤと、読み出しデータＲＤＢとを比較し、比較回路１３の比較結果ＳＧ０〜ＳＧＮに基づいて当該メモリセルアレイの良否判定を判定回路で行う。 - 特許庁

Replacement data holding section 104 and 204 store address information corresponding to a defective memory cell detected in a manufacturing process of a memory chip, and can change address information outputted in accordance with additional replacement information externally given.例文帳に追加

置換データ保持部１０４および２０４は、メモリチップの製造工程中において発見された不良メモリセルに対応するアドレス情報を記憶し、かつ外部から与えられる追加置換情報に応じて、出力されるアドレス情報を変更可能である。 - 特許庁

To provide a memory system which improves the reliability of readout data by securing a margin between a threshold voltage distribution and a read level of a memory cell in reading out data and reduces the readout time of data, while mitigating the influence of adjacency interference effect.例文帳に追加

隣接干渉効果の影響を軽減しながら、データ読出し時におけるメモリセルの閾値電圧分布とリードレベルとのマージンを確保して読出しデータの信頼性を改善しかつデータの読出し時間を短縮したメモリシステムを提供する。 - 特許庁

A semiconductor memory includes a sense amplifier block sa, a pair of memory cell block mc0, mc1, a pair of word driver block wd1-0, wd1-1, a pair of decoder block dec1-0, dec1-1, and a control circuit block cnt101.例文帳に追加

半導体記憶装置は，センスアンプブロックｓａ，一対のメモリセルブロックｍｃ０，ｍｃ１，一対のワードドライバブロックｗｄ１−０，ｗｄ１−１，一対のデコーダブロックｄｅｃ１−０，ｄｅｃ１−１，および制御回路ブロックｃｎｔ１０１を含む。 - 特許庁

A nonvolatile semiconductor memory is an EEPROM provided with a memory cell having electric charges accumulating section which can store ternary data and a data circuit storing temporarily write data, the data circuit is constituted of three NOR logic circuits having two input terminals.例文帳に追加

３値データ記憶可能な電荷蓄積部を有するメモリセルと、書き込みデータを一時的に記憶するデータ回路を備えたＥＥＰＲＯＭであって、データ回路は２個の入力端子を有する３個のＮＯＲ論理回路から構成される。 - 特許庁

If the witch SW0 is turned off and any of the memory cells is connected to the output line Lout that is virtually grounded, the electric charge stored in the memory cell moves to the capacitor Cs without being affected by the parasitic capacitance Cp.例文帳に追加

スイッチＳＷ０をオフ状態にして、仮想接地状態にある出力ラインＬｏｕｔに、いずれかのメモリセルを接続させると、当該メモリセルに蓄積された電荷は、寄生容量Ｃｐの影響を受けることなく、コンデンサＣｓに移動する。 - 特許庁

Read-out of data is performed accurately by generating reference voltage based on detection voltage from a dummy memory cell in which data '1' is recorded by which output voltage is not changed when read-out operation of data is performed, in a ferroelectric memory.例文帳に追加

強誘電体メモリにおいて、データの読み出し動作を行ったときに出力電圧に変化が起こらないデータ“１”の記録されたダミーメモリセルからの検知電圧を基に基準電圧を発生させることにより、データの読み出しを正確に行う。 - 特許庁

To provide a semiconductor storage device having a memory cell array performing injection of source side channel hot electrons by which data can be written in plural memory transistors or can be read out from the transistors in parallel, and increasing operation speed of a program including verifying can be realized.例文帳に追加

複数のメモリトランジスタを並列に書き込むまたは読み出すことができ、ベリファイを含むプログラムの高速化を実現できるソースサイド・チャネルホットエレクトロン注入を行うメモリセルアレイを有する半導体記憶装置およびその駆動方法を提供する。 - 特許庁

In a NAND flash memory device, a gate electrode MG of a memory cell transistor is obtained by laminating a floating gate electrode part 51, an inter-electrode insulating film 6 and a control gate electrode part 71 through a gate insulating film 4 on a silicon substrate 1.例文帳に追加

ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極部５１、電極間絶縁膜６、制御ゲート電極部７１を積層した構成である。 - 特許庁

When the number of erasure stored in the erasure counting circuit 107 exceeds a predetermined number of times, a memory control circuit 103 controls a temperature control circuit 105 to increase the temperature of the memory cell transistor array 101 by a temperature increasing mechanism.例文帳に追加

消去回数カウント回路１０７に記憶された消去回数が予め定めた回数に達すると、メモリ制御回路１０３は温度制御回路１０５を制御して、温度上昇機構によってメモリセルトランジスタアレイ１０１の温度を上昇させる。 - 特許庁

This method writes the same data in all or some of the memory cells in the memory cell array by applying the predetermined row voltage to the word lines WL0-3, and the predetermined column voltage to the bit lines BL0-3, respectively at the same time.例文帳に追加

複数のワード線ＷＬ０〜３に所定の行電圧を、複数のビット線ＢＬ０〜３に所定の列電圧を、夫々同時に印加することにより、メモリセルアレイ中の全てまたは一部の複数メモリセルに対して同じデータを同時に書き込む。 - 特許庁

In a NAND flash memory device, a gate electrode MG of a memory cell transistor is obtained by laminating a floating gate electrode film 5A, an inter-electrode insulating film 6 and a control gate electrode film 7A through a gate insulating film 4 on a silicon substrate 1.例文帳に追加

ＮＡＮＤフラッシュメモリ装置において、メモリセルトランジスタのゲート電極ＭＧは、シリコン基板１上のゲート絶縁膜４を介して、浮遊ゲート電極膜５Ａ、電極間絶縁膜６、制御ゲート電極膜７Ａを積層した構成である。 - 特許庁

To provide a semiconductor memory structure having a constitution of a memory cell array which can process many input/output data simultaneously in parallel and a redundant relieving circuit which can perform efficiently redundant relieving for the above.例文帳に追加

同時並列に多数の入出力データを取扱うことができるメモリセルアレイの構成と、これに対して効率的に冗長救済を行なうことのできる冗長救済回路とを併せ持つ半導体記憶装置の構成を提供する。 - 特許庁

In the SRAM memory cell constituted by using SOI or FD-SOI transistors having BOX layers, the threshold voltage of the transistor is controlled to increase the current by controlling a well potential under the box layers of a driving transistor so that stable operation of the memory cells are attainable.例文帳に追加

BOX層を有するSOIまたはFD-SOIトランジスタを用いて構成されたSRAMメモリセルにおいて、駆動トランジスタのBOX層下のウエル電位を制御することでトランジスタのしきい値電圧を制御して電流を増加させて、メモリセルの安定動作を可能とする。 - 特許庁

Meanwhile, a read path voltage Vread' smaller than a read path voltage Vread which is used at a normal read operation is applied to the control gates of non-selected memory cells Mn+1 and Mn-1 adjacent to the selected memory cell Mn.例文帳に追加

一方、選択メモリセルＭｎに隣接する非選択メモリセルＭｎ＋１、Ｍｎ−１の制御ゲートには、通常の読み出し動作で用いられる読み出しパス電圧Ｖｒｅａｄよりも小さい読み出しパス電圧Ｖｒｅａｄ’が印加される。 - 特許庁

Before data of a selected memory cell is detected, the control part generates the reference voltage based on the current flowing in one bit line out of a plurality of bit lines connected to a plurality of memory cells in a half-selected state detected by the sense amplifier.例文帳に追加

制御部は、選択されたメモリセルのデータを検出する前に、センスアンプにより検出された半選択状態とされた複数のメモリセルに接続された複数のビット線のうち１つのビット線に流れる電流に基づき基準電圧を生成する。 - 特許庁

Preferred embodiments of the present invention can be used to rapidly navigate to one single bit cell in a memory array or similar structure, for example to characterize or correct a defect in individual bit cells in the memory array or similar structure.例文帳に追加

例えばメモリ・アレイまたは類似の構造内の個々のビット・セルの欠陥を特徴づけまたは補正するために、本発明の好ましい実施形態を使用して、メモリ・アレイまたは類似の構造内の単一のビット・セルへ迅速にナビゲートすることができる。 - 特許庁

Also, the yield can be improved by testing by using optimum stress applying voltage and discrimination voltage in accordance with internal generation voltage characteristics in a test method of a nonvolatile semiconductor memory in which the gate voltage of a memory cell is generated internally in read-out.例文帳に追加

また、読み出し時にメモリセルのゲート電圧が内部生成される不揮発半導体記憶装置の検査方法においては内部生成電圧特性に応じた最適なストレス印加電圧と判定電圧で検査することで歩留り向上が図れる。 - 特許庁

To achieve a large capacity by improving a charge storage density in a semiconductor memory element containing a so called MONOS type structure memory cell having a tunnel insulating film, a charge storage film, a blocking film and a gate electrode on a semiconductor substrate.例文帳に追加

半導体基板上において、トンネル絶縁膜、電荷蓄積膜、ブロッキング膜及びゲート電極を有する、いわゆるＭＯＮＯＳ型構造のメモリセルを含む半導体記憶素子において、その電荷蓄積密度を向上させ、大容量化を達成する。 - 特許庁

X system and Y system signal lines corresponding to X system and Y system selecting signals from an input circuit to which X system and Y system selecting signals of the memory cell of the memory mat to the control circuit are arranged in parallel.例文帳に追加

上記メモリマットのメモリセルのＸ系及びＹ系選択信号が供給される入力回路から上記制御回路に至るまでの上記Ｘ系及びＹ系選択信号に対応したＸ系及びＹ系信号線を並走して配置させる。 - 特許庁

To provide a method for reading dual bit memory cells and a y- decoder system configured for reading two sides by using a multi-reference cell by reading two sides especially in reading of dual bit memory cells.例文帳に追加

本発明の課題は、デュアルビット・メモリセルの読み取りに関し、特に、２サイドの読み取りによってマルチリファレンスセルを使用してデュアルビット・メモリセルを読み取る方法及び２サイド読取用に構成されたｙ−デコーダ装置を提供することを目的とする。 - 特許庁

This device comprises a memory cell array in which many memory cells are connected between many word lines and many bit lines respectively, the many switching means connected to each bit line, and capacitors connected between the many switching means and ground.例文帳に追加

多数のワードラインと多数のビットラインとの間に多数のメモリセルがそれぞれ接続されてなるメモリセルアレイと、前記各ビットラインに接続される多数のスイッチング手段と、前記多数のスイッチング手段と接地との間に接続されるキャパシタとからなる。 - 特許庁

The device is provided with a control circuit 36, the contents of (n-1) stages of a binary counter 24 allotted to the most significant bit are stored in memory cells of the first (n-1) pieces of the EEPROM, the contents of nth or (n+1)-th memory cell are varied with alternate cycles.例文帳に追加

制御回路（３６）を設け、最上位ビットに割り当てた２進カウンタ（２４）のｎ−１段の内容をＥＥＰＲＯＭの最初のｎ−１個のメモリセルに記憶し、ｎ番目または（ｎ＋１）番目のメモリセルの内容を交互するサイクルで変える。 - 特許庁

A desired number of circuit extending units (UNIT 1) each of which is composed of a data access circuit (11), four memory cell sub-arrays (10) and a power supply circuit (12) arranged in the direction of bit lines are disposed in the direction of word lines for creating the layout of the semiconductor memory circuit (1).例文帳に追加

データアクセス回路部（１１）と４個のメモリセルサブアレイ（１０）と電源回路部（１２）とがビット線方向に並べて配置された回路拡張単位（ＵＮＩＴ１）を、ワード線方向に所望数配置して、半導体記憶回路（１）をレイアウトする。 - 特許庁

To provide a semiconductor device which has a non-volatile semiconductor memory, in which trenches different in depth can be formed without complicating a process and a detailed memory cell can highly precisely be formed, and to provide a manufacturing method of the device.例文帳に追加

不揮発性半導体メモリを有する半導体装置において、工程の複雑化を招くことなく深さの異なるトレンチを形成しうるとともに、微細なメモリセルを高精度に形成しうる半導体装置及びその製造方法を提供する。 - 特許庁

When a vision-impaired person handles the switch S1, the controller 6 controls the memory based on a signal input from the switch S1, and a speaker 14 of a voice output part 4 outputs the voice information stored in the memory cell 3.例文帳に追加

視覚障害者が上記スイッチＳ１を操作したとき、該スイッチＳ１からの入力信号に基づいて制御部６が上記メモリを制御し、上記メモリセル３ａに記憶された音声情報を音声出力部４のスピーカー１４から出力させる。 - 特許庁

To provide a semiconductor memory device, capable of shortening the access time by disposing interconnections which pass over a memory cell array so as to make the interconnections that connect among a read-enable signal input pad and data I/O pads that are equal in length, to each other.例文帳に追加

リードイネーブル信号入力用パッドと複数のデータＩ／Ｏパッドとの間を接続する配線の長さが均等になるようにメモリセルアレイ上を通過させる配線を配置して、アクセスタイムを高速化する半導体記憶装置を提供する。 - 特許庁

To provide a ferroelectric memory, in the memory cell structure to have the limited operation voltage region, which has been manufactured to show small difference in the processes and the characteristics which do not change as much as possible, in voltages other than the operating voltage.例文帳に追加

限られた動作電圧領域を持つようなメモリセル構造をとる強誘電体メモリにおいて、プロセス上の差異が小さく、かつ、特性も動作電圧以外はなるべく異ならないようにして作製された強誘電体メモリを提供すること。 - 特許庁