「Memory Cell」に関連した英語例文の一覧と使い方(140ページ目) - Weblio英語例文検索

The programming method performs a first programming operation with respect to a memory cell, recovers original data by performing a recovery read operation after completing the first programming operation, and uses a verification read voltage that is higher than that used during the first programming operation to perform a second programming operation with respect to the memory cell.例文帳に追加

本発明によるプログラム方法は、メモリセルに対する第１プログラム動作を行い、前記第１プログラム動作完了後に回復読み出し動作を行なって原データを回復し、前記第１プログラム動作時に使用される検証読み出し電圧より高いレベルの検証読み出し電圧を使用して前記メモリセルに対する第２プログラム動作を行なう。 - 特許庁

After that, the CVD method is used to form a deposition film 18 in the memory cell region Rmc and select gate region Rsg, remove the deposition film 18 from the memory cell region Rmc, form a block insulating film 16 on the charge film and deposition film 18, and form a word electrode WL and a select gate electrode SG on the block insulating film 16.例文帳に追加

次に、メモリセル領域Ｒｍｃ及びセレクトゲート領域ＲｓｇにＣＶＤ法により堆積膜１８を形成し、メモリセル領域Ｒｍｃから堆積膜１８を除去し、チャージ膜上及び堆積膜１８上にブロック絶縁膜１６を形成し、ブロック絶縁膜１６上にワード電極ＷＬ及びセレクトゲート電極ＳＧを形成する。 - 特許庁

To provide a nonvolatile memory element capable of reducing the area of cells, while preventing an increase in the channel length of the nonvolatile memory cell due to the formation of a selector gate on both walls of a floating gate, and preventing a reduction in cell current, and to provide its manufacturing method and a manufacturing method of semiconductor elements using the same.例文帳に追加

選択ゲートがフローティングゲートの両方の壁に形成されて不揮発性メモリセルのチャネル長が増加するのを防止して、セル電流が減少することを防止しながら、セルの面積を減少させることのできる不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法を提供すること。 - 特許庁

A write control circuit 104 repeats write operation with write voltage Vw until a memory cell transistor 106 is turned off by readout voltage Vr-ΔVr in a first write cycle, further, the circuit 104 repeats write operation with write voltage Vw-ΔVw until the memory cell transistor 106 is turned off by readout voltage Vr in a second write cycle.例文帳に追加

書込制御回路１０４は、第１の書き込みサイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr −ΔＶr でオフするようになるまで、書込電圧Ｖw での書込動作を繰り返し、さらに、第２の書込サイクルでは、メモリセルトランジスタ１０６が読出電圧Ｖr でオフするようになるまで、書込電圧Ｖw −ΔＶw での書込動作を繰り返す。 - 特許庁

A distance D1 between polysilicon wirings 3b, 3a which form gates of NMOS transistors N1, N3 formed inside one memory cell 1 and arranged in the extension direction of the bit line is different from a distance D2 between the polysilicon wiring 3b and a polysilicon wiring 3b which becomes the gate of the NMOS transistor N1 formed inside the other memory cell 1.例文帳に追加

そして、一方のメモリセル１内に形成されビット線の延在方向に並ぶＮＭＯＳトランジスタＮ１，Ｎ３のゲートとなるポリシリコン配線３ｂ，３ａ間の間隔Ｄ１と、該ポリシリコン配線３ｂと他方のメモリセル１内に形成されるＮＭＯＳトランジスタＮ１のゲートとなるポリシリコン配線３ｂ間の間隔Ｄ２とが異なる。 - 特許庁

Preferably, a controller performing set-up algorithm is formed on the same chip, mostly preferably, this set-up program decides a writing current (some times, a writing current is plural) used when binary data bits are written in a memory cell array, simultaneously, a writing current holding data previously written in the other memory cell of the array.例文帳に追加

好ましくは、これと同じチップ上にセットアップアルゴリズムを実行するコントローラが形成され、最も好ましくは、このセットアッププログラムは、アレイのメモリセルに２進データビットを書き込む際に使用される書き込み電流（書き込み電流は複数の場合もある）であって、同時に、アレイの他のメモリセルに以前書き込まれたデータを保持する書き込み電流を決定する。 - 特許庁

The device also comprises a circuit comparing a fault row address stored in the memory matrix 14 with a selected row address in order to recognize a selected row address ADr and perform relieving selection of a fault row and selection of a corresponding redundant cell row at the time of recognizing validness, and configuration register comprising a matrix of a non-volatile memory cell and a control circuit.例文帳に追加

選択した行アドレスＡＤｒを認識し、有効認識時に故障した行の選択解除および対応する冗長セル行の選択を行うために、メモリマトリックス１４に含まれる故障した行アドレスと選択した行アドレスとを比較する回路と、不揮発性メモリセルのマトリックスおよび制御回路も含むコンフィギュレーションレジスタとをさらに含む。 - 特許庁

A semiconductor storage device 20 includes memory cell arrays 1a to 1m, memory cell replacement judging circuits 2a to 2m, fuse information holding circuits 3a to 3m, fuse information holding control circuits 4a to 4m, and a refresh control circuit 5.例文帳に追加

半導体記憶装置２０には、メモリセルアレイ１ａ乃至メモリセルアレイ１ｍ、メモリセル置き換え判定回路２ａ乃至メモリセル置き換え判定回路２ｍ、ヒューズ情報保持回路３ａ乃至ヒューズ情報保持回路３ｍ、ヒューズ情報保持制御回路４ａ乃至ヒューズ情報保持制御回路４ｍ、及びリフレッシュ制御回路５が設けられている。 - 特許庁

A precharge signal generation circuit 50 outputs precharge signals including pulses, in the first mode, for each cycle in which access is made to a data register 23; and generates precharge signals which mask signals including pulses, in the second mode, for each cycle in which access is made to the data register 23 in case that access is designated to a memory cell except a prescribed memory cell of the data register 23.例文帳に追加

プリチャージ信号生成回路５０は第１のモードにおいてデータレジスタ２３に対するアクセスサイクルごとにパルスを含むプリチャージ信号を出力し、第２のモードにおいてデータレジスタ２３の所定のメモリセル以外のメモリセルに対するアクセスが指定された場合にデータレジスタ２３にアクセスサイクルごとにパルスを含む信号をマスクしたプリチャージ信号を生成する。 - 特許庁

The addressing circuit includes: a plurality of registers, connected between an input section and a plurality of the memory cell arrays, for storing external data inputted by responding to a register control signal; and a control section for generating the register control signal so that a plurality of the registers may store the external data by utilizing deficiency information of the respective memory cell arrays.例文帳に追加

入力部と複数のメモリセルアレイのとの間に連結され、レジスター制御信号に応答して入力される外部データを格納するための複数のレジスター部と、前記メモリセルアレイそれぞれの欠陥情報を利用して前記複数のレジスター部が前記外部データを格納するように制御する前記レジスター制御信号を生成する制御部と、を含む。 - 特許庁

This circuit is provided with a memory cell array comprising redundant elements used for replacement of a defective element, a decoder circuit performing row and column selection of this memory cell array, and a replacement control circuit storing defective address, performing detection of coincidence between an inputted address and a defective address and controlling the decoder circuit so that the defective element is replaced by a redundant element.例文帳に追加

不良エレメントの置換に用いられる冗長エレメントを含むメモリセルアレイと、このメモリセルアレイの行列選択を行うデコーダ回路と、不良アドレスを記憶し、入力されたアドレスと不良アドレスの一致検出を行って不良エレメントを冗長エレメントで置き換えるべく前記デコード回路を制御する置換制御回路とを備える。 - 特許庁

After a resist film 8 is removed, the second resist film 13 is deposited over the entire surface and is patterned, in correspondence with the channel region of a memory cell transistor regions A to form holes 13a corresponding to the channel regions of the memory cell transistor region A in the second resist film 13, and then the second resist film 13 is cured with heat and ultraviolet rays.例文帳に追加

レジスト膜８を除去した後、全面に第２のレジスト膜１３を堆積し、メモリセルトランジスタ領域Ａのチャネル領域に対応させて第２のレジスト膜１３をパターニングし、第２のレジスト膜１３にメモリセルトランジスタ領域Ａのチャネル領域に対応するホール１３ａを形成し、第２のレジスト膜１３を熱及び紫外線により硬化させる。 - 特許庁

One end of a power source line for each memory cell arranged in the direction of row of a memory cell group arranged in a matrix state is connected to two first and second power source supply ends each independent of the other through two switching means on-off-controlled by inverse logic based on a test mode switching signal for switching a test mode or a normal mode.例文帳に追加

マトリックス状に配置されたメモリセル群の行方向に配列された各々のメモリセル用電源線の一端は、テストモードと通常モードを切り替えるためのテストモード切替信号に基づき互いに反転論理でオン／オフ制御される２つのスイッチング手段を介してそれぞれ独立した２つの第１と第２の電源供給端に接続する。 - 特許庁

This circuit is provided with a memory cell array 1, an ATD circuit 7 detecting transition of a row address signal and transition of a column address signal, and a control circuit 5 generating an internal circuit control signal having desired length required for row access for the memory cell array based on only a detected output of the ATD circuit and controlling row access and column access based on this control signal.例文帳に追加

メモリセルアレイ1 と、ロウアドレス信号の遷移およびカラムアドレス信号の遷移をそれぞれ検知するATD 回路7 と、ATD 検知出力のみに基づいてメモリセルアレイに対するロウアクセスに必要な所望の長さの内部回路制御信号を発生し、この制御信号に基づいてロウアクセスおよびカラムアクセスを制御する制御回路5 とを具備する。 - 特許庁

A source region 2 and drain region 3 are formed apart from each other in a surface layer section of a substrate 1 of a memory cell transistor in a memory cell and a floating gate electrode 7 is arranged through a tunnel insulating film 6 on the substrate 1 and a control gate electrode 9 is arranged through an inter-gate layer insulating film 8 on this electrode 7.例文帳に追加

メモリセルでのメモリセルトランジスタにおいて基板１の表層部にソース領域２およびドレイン領域３が離間して形成され、基板１の上にトンネル絶縁膜６を介してフローティングゲート電極７が配置されるとともに、フローティングゲート電極７の上にゲート層間絶縁膜８を介してコントロールゲート電極９が配置されている。 - 特許庁

The line section signal detection circuit 15 detects a line selection signal S3 which shows that any line of a memory cell array 2 when data is written into a memory cell 1 corresponding to the writing request signal S1, and when the line selection signal detection circuit 15 detects the line selection signal S3, it outputs the response signal S4 corresponding to the writing request signal S1.例文帳に追加

行選択信号検出回路１５は、書き込む要求信号Ｓ１に応じてメモリセル１にデータを書き込む際に、メモリセルアレイ２の何れの行が選択されたことを示す行選択信号Ｓ３を検出し、これを検出したときに、書き込み要求信号Ｓ１に対応する応答信号Ｓ４を出力するように構成される。 - 特許庁

The base station includes a chip-repeating means which receives the signal transmitted in VSCRF-CDMA method and performs decoding and time decompression, a memory for storing a hopping pattern that is different from the hopping pattern used in an adjoining cell, and a means for notifying the hopping pattern that has already been stored in the memory to two or more mobile stations in the cell.例文帳に追加

基地局は、ＶＳＣＲＦ−ＣＤＭＡ方式で送信された信号を受信し、復号化及び時間非圧縮化を行うチップ繰り返し手段と、隣接するセルで使用されるホッピングパターンとは異なるホッピングパターンを格納するメモリと、メモリに格納済みのホッピングパターンをセル内の２以上の移動局に通知する手段とを備える。 - 特許庁

A first memory cell block 10a connected to one side of an input terminal of a sense amplifier SA0 through a main bit line MBL0 is composed of four memory cells Ma0-Ma3 which are connected in series to each other and connected respectively to word lines TWL0-TWL3, and a dummy cell DMa0 connected to a dummy word line TDWL0.例文帳に追加

センスアンプＳＡ０の一方の入力端子と主ビット線ＭＢＬ０を介して接続される第１のメモリセルブロック１０ａは、それぞれが直列に接続され且つワード線ＴＷＬ０〜ＴＷＬ３とそれぞれ接続される４つのメモリセルＭａ０〜Ｍａ３と、ダミーワード線ＴＤＷＬ０と接続されるダミーセルＤＭａ０とから構成される。 - 特許庁

This semiconductor memory comprises plural input/output terminals, a memory cell array consisting of blocks corresponding to each of plural input/output terminals, plural sense amplifiers provided adjacent to each of the blocks for sensing data of the memory cell array, plural switches corresponding to plural sense amplifiers, and signal wirings connecting the plural sense amplifiers to one terminal corresponding to the plural input/output terminals through the plural switches.例文帳に追加

半導体記憶装置は、複数の入出力端子と、該複数の入出力端子の各々に対応するブロックからなるメモリセル配列と、該ブロックの各々に対して複数個隣接して設けられ、該メモリセル配列のデータをセンスするセンスアンプと、該複数のセンスアンプに対応する複数のスイッチと、該複数のセンスアンプを該複数のスイッチを介して該複数の入出力端子の対応する１つに接続する信号配線を含むことを特徴とする。 - 特許庁

This memory cell is composed of two MIS elements forming specific circuit in the memory cell circuit and a capacitor in which the first MIS element (QW11) and the second MIS element (QR11) formed above the former, further the either the source or drain of the first MIS element (QW11) is made function as the gate to the second MIS element (QR11) carrying a capacitor (CS11) thereby achieving a semiconductor random access memory device which is simplified. 例文帳に追加

特定のメモリセル回路を構成する２個のMIS素子と１個の情報蓄積用キャパシタとよりなるメモリセルを、第１のMIS素子（Qｗ11）と、この上に積み重ね形成され、かつ、第１のMIS素子（Qｗ11）のソース及びドレインのいずれか一方の領域をゲートとした第２のMIS素子（QＲ11）と、第２のMIS素子（QＲ11）のゲート部分に寄生する容量（Cｓ11）とで構成しているので、複雑な素子構造をなくした半導体ランダムアクセスメモリ装置を達成できる。 - 特許庁

A memory cell group in a ferroelectric memory employs a polarization transfer device structure having a configuration in which the ferroelectric thin films are sandwiched by a plurality of electrodes and the ferroelectric thin films are continuously unified to transfer a polarization signal in the ferroelectric thin films.例文帳に追加

したがって、不揮発性メモリとして集積度を高める際には強誘電体薄膜も小さな形状に裁断されることとなり、その結果、充分な特性や信頼性が得られず、微細化、高集積化には限界が生ずるという課題があった。 - 特許庁

To easily realize a negative voltage generating circuit which can supply negative voltage to a memory cell transistor substrate independently of fluctuation of power source voltage and environmental conditions, process conditions, or the lie, to enable sufficiently securing a data holding time for a memory, and to reduce power consumption.例文帳に追加

電源電圧や環境条件の変動、プロセス条件等によらず安定した負電圧をメモリセルトランジスタ基板に供給可能な負電圧発生回路を容易に実現し、メモリのデータ保持時間を充分に確保可能にし且つ低消費電力化を図る。 - 特許庁

Bypass transistors B11, connected in parallel to a memory transistor in each memory cell, common line BPL, etc., for common connection with the plurality of gate electrodes, a common line control means 22 which controls a bypass transistor with a voltage applied to the common line, are provided.例文帳に追加

また、各メモリセル内でメモリトランジスタと並列接続されたバイパストランジスタＢ１１，…と、その複数のゲート電極を共通接続する共通線ＢＰＬ１，…と、共通線に印加する電圧によりバイパストランジスタを制御する共通線制御手段２２とを有する。 - 特許庁

Supply of a current required for writing for a phase change memory element of a memory cell can be performed in the writing circuit 2 by making a voltage level of the power source (Vwrite) of the writing device higher voltage(Vwrite>VDD) than a voltage level of the power source (VDD).例文帳に追加

そして、書き込み装置の電源（Ｖｗｒｉｔｅ）の電圧レベルを、電源（ＶＤＤ）の電圧レベルよりも高電圧とすることで（Ｖｗｒｉｔｅ＞ＶＤＤ）、書き込み回路２においてメモリセルの相変化記憶素子への書き込みに必要な電流の供給を可能とする。 - 特許庁

Main block selection lines MBS0 and MBS1 connecting a main row decoder MRD and a sub row decoder SRD are composed by using memory cells in a cell block, a metal line CI used between the memory cells and the distribution layer that is the same as plate lines PL, /PL.例文帳に追加

セルブロック内のメモリセル、メモリセル間に使用する金属配線ＣＩや、プレート線ＰＬ，／ＰＬと同じ配線層を用いて、メインローデコーダＭＲＤとサブローデコーダＳＲＤを接続するメインブロック選択線ＭＢＳ０，ＭＢＳ１を構成することを特徴としている。 - 特許庁

To provide a non-volatile semiconductor memory apparatus that is highly reliable, and wherein a diffused layer and a contact of a select transistor are electrically and appropriately connected and the surface of the diffused layer of a memory cell transistor are protected from etching; and to provide its manufacturing method.例文帳に追加

選択トランジスタの拡散層とコンタクトとが電気的に良好に接続され、かつ、メモリセルトランジスタの拡散層の表面がエッチングから保護された、信頼性の高い不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。 - 特許庁

In the first block B1 of the ferrorlectric random access memory, a first switch transistor TC1 and a plurality of first memory cells MC1 to MC4 having ferroelectric capacitors and cell transistors connected in parallel are serially connected between first and second ends.例文帳に追加

強誘電体ランダムアクセスメモリの第１ブロックＢ１において、第１スイッチトランジスタＴＣ１と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第１メモリセルＭＣ１−ＭＣ４と、が第１、第２端の間に直列接続される。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

As different information are stored in a dummy memory cells DMC2n-1 and DMC2n, when information is read out from each dummy memory cell and for example, a potential Va is generated in a bit line BL2n-1, a potential Vb is generated in an adjacent bit line BL2n.例文帳に追加

ダミーメモリセルＤＭＣ２ｎ−１とダミーメモリセルＤＭＣ２ｎには相違する情報が格納されているため，各ダミーメモリセルから情報を読み出したとき，ビット線ＢＬ２ｎ−１に例えば電位Ｖａが生じるならば，隣のビット線ＢＬ２ｎには電位Ｖｂが生じる。 - 特許庁

A memory cell group in a ferroelectric memory employs a polarization transfer device having a configuration in which ferroelectric thin films are continuously unified and are sandwiched by a plurality of electrodes to transfer a polarization signal in the ferroelectric thin films, and a polarization transfer direction selecting device for selecting a transfer direction.例文帳に追加

したがって、不揮発性メモリとして集積度を高める際には強誘電体薄膜も小さな形状に裁断されることとなり、その結果、充分な特性や信頼性が得られず、微細化、高集積化には限界が生ずるという課題があった。 - 特許庁

To provide a layout of a word activation block which expands the flexibility of the layout of a peripheral element region surrounding a memory cell array, and provide an internal pattern layout of a semiconductor memory device capable of wiring for a word active signal without increasing the chip size.例文帳に追加

メモリセルアレイ周辺の周辺素子領域の配置の自由度を広げるワード活性化ブロックの配置を提供することと、チップサイズを大きくすることなく、ワード活性信号の配線を行なうことのできる半導体メモリ装置の内部パターン配置を提供すること。 - 特許庁

The control circuit 20 simultaneously reads electrical states of the plurality of selection memory cells sMC, and simultaneously applies the program voltages only to an unprogrammed selection memory cell sMC after executing first write operation, based on the electrical states (second write operation).例文帳に追加

制御回路２０は、複数の選択メモリセルｓＭＣの電気的状態を同時に読み出し、その電気的状態に基づき、第1書込み動作の実行後にプログラムされていない選択メモリセルｓＭＣのみに同時に前記プログラム電圧を印加する（第２書込み動作）。 - 特許庁

To actualize a nonvolatile semiconductor memory element having a cell structure of one layer of polysilicon which is manufactured using a standard CMOS process, and to provide a nonvolatile semiconductor memory device which is reduced in mounting area by efficient arrangement and improved in reliability of storage maintenance.例文帳に追加

標準ＣＭＯＳプロセスを用いて製造できる１層ポリシリコンのセル構造の半導体メモリ素子を実現すると共に、効率的な配置により実装面積を小さくし、記憶保持の信頼性を向上させた不揮発性半導体メモリ装置を提供する。 - 特許庁

To provide a semiconductor memory device which enables a semiconductor substrate to be reduced in area by utilizing the parasitic capacitance in the semiconductor region where a memory cell array is formed as a stabilizing capacitor used for controlling and making the output potential of a step-up circuit constant.例文帳に追加

昇圧回路の出力電位を一定に制御するために用いる安定化容量に、メモリセルアレイが形成された半導体領域の寄生容量を利用することにより、半導体基板面積を削減できる半導体記憶装置を提供する。 - 特許庁

In the semiconductor nonvolatile memory, a plurality of addresses corresponding to the multiple bits are assigned to each memory cell to provide a plurality of page modes corresponding to the plurality of addresses, and a save area and a data area are allocated as storage areas.例文帳に追加

上記半導体不揮発性メモリは、１つのメモリセルに上記記憶可能な複数ビットに対応した複数アドレスが割り当てられ、かかる複数アドレスに対応した複数ページモードを有して、記憶領域として退避領域とデータ領域とが割り当てられる。 - 特許庁

The semiconductor device is composed of an SRAM block including a memory cell array arranging memory cells MC composed of SRAM cells in a matrix and peripheral circuits, an FGT block, and a connection block electrically connecting the SRAM block and the FGT block.例文帳に追加

半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。 - 特許庁

The semiconductor memory device includes: a decision circuit 60 for deciding an error in a read data read out from a memory cell array 50, so as to generate a decision signal E; and an I/O circuit 54 for externally outputting the read data or the decision signal via a data input/output terminal DQ.例文帳に追加

メモリセルアレイ５０から読み出されたリードデータの誤りを判定することによって判定信号Ｅを生成する判定回路６０と、データ入出力端子ＤＱを介してリードデータ又は判定信号を外部に出力するＩ／Ｏ回路５４とを備える。 - 特許庁

A reference voltage generating circuit generates reference voltage VREFS corresponding to a reference value of memory cell array voltage of this semiconductor memory in accordance with an electric resistance value RS adjusted finely responding to the tuning control signals TSa1-TSa4.例文帳に追加

基準電圧発生回路は、チューニング制御信号ＴＳａ１〜ＴＳａ４に応答して微調整される電気抵抗値ＲＳに応じて、本発明に従う半導体記憶装置のメモリアレイ電圧の基準値に相当する基準電圧ＶＲＥＦＳを生成する。 - 特許庁

To discriminate at high speed whether data destruction is caused in information written in a ferroelectric memory or not by encoding information written in a ferroelectric memory using an error detection code and using an error detection circuit and a parity storing cell.例文帳に追加

強誘電体メモリに書き込む情報を誤り検出符号を用いて符号化し、誤り検出回路とパリティ記憶セルを用いることで、強誘電体メモリに書き込んだ情報にデータ破壊が起こったか否かの判定を高速に行うことを目的とする。 - 特許庁

SRAM ARRAY, SRAM CELL, MICROPROCESSOR, METHOD, AND SRAM MEMORY (SRAM MEMORY AND MICROPROCESSOR COMPRISING LOGIC PORTION REALIZED ON HIGH-PERFORMANCE SILICON SUBSTRATE AND SRAM ARRAY PORTION, INCLUDING FIELD EFFECT TRANSISTOR HAVING LINKED BODY AND METHOD FOR MANUFACTURING THEM)例文帳に追加

ＳＲＡＭアレイ、ＳＲＡＭセル、マイクロプロセッサ、方法、ＳＲＡＭメモリ（高性能シリコン基板に実現された論理部分と、連結されたボディを有する電界効果トランジスタを含むＳＲＡＭアレイ部分とを備えるＳＲＡＭメモリおよびマイクロプロセッサ、およびそれらの製造方法） - 特許庁

To provide a magnetic random access memory that prevents a write current from decreasing owing to back bias effect of a selection transistor when a relative magnetization direction between a free layer and a pinned layer is inverted from parallel to anti-parallel, and also prevents the area of a memory cell from increasing.例文帳に追加

自由層と固定層の相対的な磁化方向を平行から反平行に反転する際、選択トランジスタのバックバイアス効果による書き込み電流の減少を防止でき、かつメモリセルの面積増大を防ぐことができる磁気ランダムアクセスメモリを提供できる。 - 特許庁

In the charger 101 to which a battery pack 128 with a nonvolatile memory 133 and a secondary battery cell 139 is mounted, a charging state data table in charging is created on the basis of charging characteristic data stored in the nonvolatile memory 133.例文帳に追加

不揮発性メモリ１３３及び二次電池セル１３９を備えたバッテリーパック１２８が装着される充電装置１０１において、不揮発性メモリ１３３に格納されている充電特性データに基づいて充電時充電状態データテーブルを作成する。 - 特許庁

The semiconductor memory device 1 is provided with: a memory cell array 2; a sense amplifier section 3; a column decoder 4; an address buffer 5a; an address buffer 5b; a row decoder 6; a control circuit 7; an input buffer circuit 8; an output buffer circuit 9; a power regeneration circuit 10; and a voltage step-down circuit 12.例文帳に追加

半導体記憶装置１には、メモリセルアレイ２、センスアンプ部３、列デコーダ４、アドレスバッファ５ａ、アドレスバッファ５ｂ、行デコーダ６、制御回路７、入力バッファ回路８、出力バッファ回路９、電力回生回路１０、及び降圧回路１２が設けられている。 - 特許庁

To provide a nonvolatile semiconductor storage device capable of realizing a channel elimination type flash memory capable of preventing a market failure involved closely in such a bit failure that a short-circuit between a wordline and a base occurs even if W/E of a memory cell is repeated, and to provide an electronic card and electronic equipment.例文帳に追加

メモリセルのＷ／Ｅ を繰り返してもワード線・基盤間が短絡してしまうようなビット不良に絡んだ市場不良を防止可能なチャネル消去型フラッシュメモリを実現し得る不揮発性半導体記憶装置、電子カードと電子装置を提供する。 - 特許庁

To provide memory architecture achieving read or write from the outside of an integrated circuit can be performed, or data transfer between unconcerned DRAM sub-arrays while transferring or reading data from a memory cell specified with the same address to a second DRAM subarray.例文帳に追加

同じアドレス指定されたメモリセルからのデータを第２のＤＲＡＭサブアレイへ転送または読出しつつ、集積回路外部からの読出または書込を可能にし、もしくは、無関係のＤＲＡＭサブアレイ同士間でデータを転送することが可能なメモリアーキテクチャを提供する。 - 特許庁