「Memory Cell」に関連した英語例文の一覧と使い方(144ページ目) - Weblio英語例文検索

By controlling the dopant to be diffused outside, the grain size, density, and uniformity of HSG can be improved and hence the electrostatic capacity of a DRAM memory cell can be increased while keeping reactor throughput as it is.例文帳に追加

外部に拡散されるドーパントを制御することによって、ＨＳＧグレーンサイズ、密度、均一度及びＤＲＡＭメモリセルの静電容量を向上できると同時に、リアクタスループットを維持できる。 - 特許庁

To provide a manufacturing method for a semiconductor device that can maintain uniform distribution characteristics of impurities injected and manufacture a low working voltage transistor or flash memory cell.例文帳に追加

注入された不純物の均一な分布特性を確保し、低い動作電圧のトランジスタ又はフラッシュメモリセルを製造することが可能な半導体素子の製造方法を提供する。 - 特許庁

To provide a data storage device comprising a resistive cross point memory cell array permitting high-density manufacture and high-speed operation by using isolation diodes having practical dimensions and current density characteristic.例文帳に追加

実用的な寸法と電流密度特性を有する分離ダイオードにより高密度の製造と高速動作を可能にする抵抗性交点メモリセルアレイを含むデータ記憶デバイスの提供。 - 特許庁

To provide a high-performance semiconductor integrated circuit where standby current is reduced by preventing leakage current of the semiconductor integrated circuit device, for example, a memory cell of an SRAM.例文帳に追加

半導体集積回路装置、例えば、ＳＲＡＭのメモリセルのリーク電流を防止することにより、スタンバイ電流を低減させた高性能の半導体集積回路を提供する。 - 特許庁

A phase correction means 19 reads out the corresponding correction value from the memory, based on the M-series signal output from photoreception cell array groups 43, 44 for an M-series, to correct phase shifts.例文帳に追加

位相補正手段１９は、Ｍ系列用受光セルアレイ群４３，４４から出力されるＭ系列信号に基づいて対応する補正値をメモリから読み出して位相ずれを補正する。 - 特許庁

Only in such a memory cell 3 for test, the floating gate 18 is connected in the direction of a bit line by a ground gate line 10, the ground gate line 10 is grounded at its end part.例文帳に追加

このようなテスト用のメモリセル３においてのみ、フローティングゲート１８が接地ゲート線１０によってビット線方向に接続され、接地ゲート線１０はその端部で接地されている。 - 特許庁

Data read out from a desired memory cell at the time of read- out cycle is latched by a data latch circuit 3 after it is amplified by a pre-amplifier circuit 2, and inputted to a read-data bus switching circuit 4.例文帳に追加

読出しサイクル時に所望のメモリセルから読み出されたデータは、プリアンプ回路２で増幅された後、データラッチ回路３でラッチされ、リードデータバス切換回路４に入力される。 - 特許庁

To provide a semiconductor storage for preventing erroneous write of data to a memory cell when write recovery time due to precharging is to be reduced to increase access time.例文帳に追加

アクセスの高速化を目的としてプリチャージによるライトリカバリ時間の短縮化を図った場合のメモリセルに対するデータの誤書込を防止することが可能な半導体記憶装置を提供する。 - 特許庁

Upon manufacturing the semiconductor device, a layer exclusive for pad or the uppermost position layer is formed on a layer for forming a power supply/GND wiring, a memory cell unit and the wiring for a control circuit unit.例文帳に追加

半導体装置を製造する際、電源／ＧＮＤ配線、メモリーセル部や制御回路部の配線を形成する層の上側に、パッド専用層ともいうべき最上位層を形成する。 - 特許庁

In this case, the unit memory cell array constituting one bank is divided to be allotted to the same bank, by selecting cells positioned at a position being a diagonal element each other for the center of the interface circuit.例文帳に追加

このとき１個のバンクを構成する単位メモリセルアレイの分割は、インタフェース回路の中心に対して互いに対角要素の位置にあるものを選択して、同−バンクに割り付ける。 - 特許庁

At the time, definition of read/write is performed by a first command, a decode-address of a memory cell array also is taken in by the first command and shortening more the random access time tRAC is realized.例文帳に追加

この際、リード／ライトの定義を第１のコマンドで行い、且つメモリセルアレイのデコードアドレスも第１のコマンドで取り込んでランダムアクセスタイムｔＲＡＣの更なる高速化を実現する。 - 特許庁

A conductive layer 11 constituted of polysilicon added with impurities, for example, is embedded on the memory cell transistor 7 and the source side selective transistor 9 through an insulation film 10.例文帳に追加

メモリセルトランジスタ７上及びソース側選択トランジスタ９上には、絶縁膜１０を介して、例えば不純物が添加されたポリシリコンからなる導電層１１が埋めこまれている。 - 特許庁

To suppress the conductance of a non-selective cell from degrading while preventing the occurrence of read disturbance phenomenon even when a coupling capacity between adjacent cells is increased in a NAND flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて隣接セル間での結合容量が増大した場合においても、リードディスターブ現象の発生を防止しつつ、非選択セルのコンダクタンスの低下を抑制する。 - 特許庁

To the second gate electrode material film 9c in a memory cell region, the second gate electrode material film 9c in an NMOS region and the surface of the semiconductor substrate 3, N-type impurities are doped.例文帳に追加

メモリセル領域の第２ゲート電極材膜９ｃとＮＭＯＳ領域の第２ゲート電極材膜９ｃ及び前記半導体基板３の表面とにＮ型の不純物を注入する。 - 特許庁

To enable the reliability of tip data stored in a semiconductor storage device having a nonvolatile memory cell to be improved and to enable the reliability of initializing operation of the device to be improved.例文帳に追加

不揮発性メモリセルを有する半導体記憶装置に格納するチップデータの信頼性を向上すると共に、装置の初期化動作の信頼性を向上できるようにする。 - 特許庁

An insulation film is so formed as to cover first gate electrodes on a memory cell section formation region, and then a second gate oxide film 9 is formed in a periphheral transistor formation region.例文帳に追加

メモリセル部形成領域上の第１のゲート電極４を被覆するように絶縁膜を形成した後、周辺トランジスタ形成領域に第２のゲート酸化膜９を形成する。 - 特許庁

To provide a semiconductor integrated circuit for preventing breakdown by the antenna effects of a gate insulating film of a transistor, provided inside a circuit for selecting a row of a memory cell array.例文帳に追加

メモリセルアレイ内の行を選択するための回路内のトランジスタのゲート絶縁膜がアンテナ効果によって破壊されることを防止することが可能な半導体集積回路を提供する。 - 特許庁

A discrimination voltage supplying circuit 2 generates read- voltage under control of a control circuit 1, and supplies it to a memory cell array 7 through a word line Wi decided by address data Address.例文帳に追加

判定電圧供給回路２は、制御回路１の制御のもとでリード電圧を生成し、アドレスデータＡｄｄｒｅｓｓで決まるワード線Ｗｉを通じメモリセルアレイ７に供給する。 - 特許庁

To provide a method of manufacturing a semiconductor storage device and a semiconductor storage device, capable of obtaining a memory cell with a smaller chip area than before and with high reliability.例文帳に追加

従来に比べて小さいチップ面積で、信頼性の高いメモリセルを実現することができる半導体記憶装置の製造方法および半導体記憶装置を提供する。 - 特許庁

Furthermore, a memory cell array is configured of an even number of sub banks so as to apply the erasing voltage pulse to one sub bank and the writing voltage pulse to another sub bank alternately.例文帳に追加

更に、メモリセルアレイを偶数のサブバンクからなる構成とし、一方のサブバンクにおける消去電圧パルスの印加と他方のサブバンクにおける書き込み電圧パルスの印加を交互に行う。 - 特許庁

In a manufacturing process for a memory cell, a polycrystalline silicon as a lower electrode is washed with an etchant containing hydrofluoric acid and an oxidizing agent, and the surface of the polycrystalline silicon is roughened and a surface area is increased.例文帳に追加

メモリセルの製造工程において、下部電極となる多結晶シリコンをフッ酸と酸化剤とを含むエッチング液で洗浄して、その表面を粗面化されて表面積を増大する。 - 特許庁

To provide a semiconductor device capable of performing operation for reading data stored in a memory cell or writing data at a high speed, and also correcting an error of two-bit data.例文帳に追加

本発明は、メモリセルに記憶してあるデータを読出し、または書込む動作を高速に行なうことが可能で、２ビットのデータの誤りを訂正することができる半導体装置を提供する。 - 特許庁

To provide a semiconductor device with a nonvolatile storage circuit capable of reducing the dispersion of a threshold voltage of a memory cell and preventing malfunctions, and to provide its operation method.例文帳に追加

メモリセルのしきい値電圧のばらつきを減少することができ、誤動作を防止することができる不揮発性記憶回路を備えた半導体装置及びその動作方法を提供する。 - 特許庁

As a result, when the information is written in the memory cell, a large resistance value can be obtained, so that a large output signal can be obtained even if small writing current is used.例文帳に追加

その結果、メモリセルにおける情報の書込み時には、大きな抵抗値を得ることが可能となるので、小さな書込み電流を用いたとしても、大きな出力信号を得ることができる。 - 特許庁

The semiconductor storage device is formed by splitting a memory array into a plurality of mats 11, and a transistor element 18 is arranged between cell counter electrode plates 17 of each mat split as a switching device.例文帳に追加

半導体記憶装置はメモリアレイが複数のマット１１に分割形成されてなり、分割された各マットのセル対極プレート１７間にトランジスタ素子１８をスイッチ素子として配置する。 - 特許庁

To obtain a method for manufacturing a ROM memory cell, which can store at least three different logical levels by doping two different points of a polycrystalline silicon layer forming the gate region of a transistor.例文帳に追加

トランジスタのゲート領域を形成する多結晶シリコン層の２つの異なるドーピングにより、少なくとも３つの別個の論理レベルで記憶できるＲＯＭ型のメモリセルの製造方法を得る。 - 特許庁

It means that the leakage current flowing into the memory cell, not chosen as the access object, via the bit line pairs from the power supply line VDD is interrupted by the precharge circuit 4.例文帳に追加

すなわち、アクセス対象として選択されていないメモリセルに対し電源ラインＶＤＤからビット線対を介して流れ込むリーク電流が、プリチャージ回路４によって遮断される。 - 特許庁

When forming at least one of the first wiring and the second wiring, a connecting portion that covers a part of the lower electrode layer outside the memory cell array is formed on the first wiring and the second wiring.例文帳に追加

第１配線及び第２配線の少なくとも一方の形成に際しては、これら配線にメモリセルアレイ外において下部電極層の一部を覆う接続部を形成する。 - 特許庁

To provide a nonvolatile semiconductor storage apparatus capable of increasing the current density of a variable resistance element and reducing power consumption of an entire memory cell, and to provide a method of manufacturing the nonvolatile semiconductor apparatus.例文帳に追加

可変抵抗素子の電流密度を増加させると共に、メモリセル全体での消費電力を低減することができる不揮発性半導体装置及びその製造方法を提供する。 - 特許庁

At a normal mode, the potential of only one of plural plate segments is pulsated and the potentials of the two plate segments are simultaneously pulsated at a test mode for accessing the memory cell MC.例文帳に追加

ノーマルモード中はメモリセルＭＣへのアクセスにあたり、複数のプレートセグメントのうちそのつど１つだけの電位がパルス化され、テストモード中は同時に２つのプレートセグメントの電位がパルス化される。 - 特許庁

To provide a single poly non-volatile memory cell that can be operated on a low voltage and that can be manufactured by a conventional logic process combined an SOC manufacturing step for the simplification of a process.例文帳に追加

プロセスを簡単化するため、低電圧で操作できてＳＯＣ製作工程の統合された通常ロジックプロセスで製作できる単一ポリ不揮発性メモリーセルを提供する。 - 特許庁

Accordingly, the resistances RA.RP (U2) can be normalized by the resistances RA.RP (U1), in order to compare the contents of the memory cell which are different from each other.例文帳に追加

これにより、相異なるメモリーセルの内容を相互に比較するために、セル内容によらない抵抗ＲＡ・ＲＰ（Ｕ１）によって、セル内容に影響される抵抗ＲＡ・ＲＰ（Ｕ２）を正規化できる。 - 特許庁

One end of each of the bit lines is connected to a data bus RDB1 or RDB2 via a reading selection gate 65 for transmitting read data from the selected memory cell when the data are read.例文帳に追加

各ビット線の一端は、データ読出時に選択メモリセルからの読出データを伝達するための読出選択ゲート６５を介して、データバスＲＤＢ１またはＲＤＢ２と接続される。 - 特許庁

To provide a power supply circuit for an on-vehicle equipment, capable of holding its memory content even when the output voltage from a secondary cell (second power source) is reduced below a predetermined value.例文帳に追加

２次電池（第２の電源）からの出力電圧が所定の値を下回った場合でも、そのメモリ内容を保持することができる車載用機器の電源供給回路の提供。 - 特許庁

In a first memory cell 10, access transistor Tr11, an access transistor Tr12, driver transistor Tr13, and driver transistor Tr14 are disposed in this order along its longitudinal direction.例文帳に追加

第１のメモリセル１０には、その長手方向に沿ってアクセストランジスタＴｒ１１、アクセストランジスタＴｒ１２、ドライバトランジスタＴｒ１３及びドライバトランジスタＴｒ１４がこの順で配置されている。 - 特許庁

In write-in (electrons injection), write-in voltage is made approximately 1/2 of normal voltage, a write-in time is extended to about 5-30 times, and write-in is performed for the nonvolatile memory cell 4a.例文帳に追加

書き込み時（電子注入）において、書き込み電圧を通常の１／２程度とし、書き込み時間を５〜３０倍程度に延長させて不揮発性メモリセル４ａに書き込みを行う。 - 特許庁

Thus, arithmetic processing in which bit lines BL and transistors in a memory cell array 1 are used is not required, and hence a read-out time can be shortened and power consumption can be reduced.例文帳に追加

このように、ビット線ＢＬやメモリセルアレイ１内のトランジスタを使った演算処理を行う必要がないため、読出時間を高速化することができ、消費電力を低減できる。 - 特許庁

The changeover circuit 7 divides four IO lines of a memory cell array 5 into two sets so as to perform a changeover operation, and it changes over the IO lines to a corresponding set according to the computed results of the OR circuits 23, 24.例文帳に追加

切替え回路７はメモリセルアレイ５の４つのＩＯ線を２つの組に分けて切替え動作を行い、オア回路２３，２４の演算結果に応じて対応する組に切替える。 - 特許庁

A non-volatile storage 1 comprises a data storage section 2, a reference memory cell section 3, a state detection section 4, and a control circuit section 5 and the configurations and functions of each section are as follows.例文帳に追加

不揮発性記憶装置１を、データ記憶部２と、参照メモリセル部３と、状態検出部４と、制御回路部５とを備える構成とし、各部の構成及び機能を次のようにする。 - 特許庁

Sub- column decoders 14 select the respective column selecting lines CL0-CL7 simultaneously when cell information is simultaneously rewritten to all memory cells 10 connected to the selected word selecting line WL.例文帳に追加

サブコラムデコーダ１４は、選択されたワード選択線WLに接続された全ての記憶セル１０に対してセル情報を一括して書き替えるとき、各コラム選択線CL0 〜CL7 を同時選択する。 - 特許庁

To provide technology in which the performance and the reliability of an SRAM can be improved by manufacturing an SRAM memory cell equipped with a coupling capacitor while using a damassin gate process.例文帳に追加

ダマシンゲートプロセスを用いてカップリング容量を備えたＳＲＡＭメモリセルを製造し、ＳＲＡＭの性能向上および高信頼度化を図ることのできる技術を提供する。 - 特許庁

Thus, even when the scale of a memory cell array increases, an increase in a layout area and timing skew which are caused by arrangement of the local switch drivers LSD and the main switch drivers MSD can be suppressed.例文帳に追加

メモリセルアレイの規模が大きくなっても、ローカルスイッチドライバＬＳＤとメインスイッチドライバＭＳＤの配置によるレイアウト面積の増大及びタイミングスキューを抑制することができる。 - 特許庁

These potentials satisfy the relatton of 'a&ap;b&ap; c<e', as the potential (e) is a positive polarity, electrons is injected into FG 104 from the BG 105, and data are written in a memory cell 101.例文帳に追加

これらの電位は“ａ≒ｂ≒ｃ＜ｅ”なる関係を満足し、電位ｅが正極なので、ＢＧ１０５からＦＧ１０４に電子が注入されてメモリセル１０１がデータ書込される。 - 特許庁

Gradation image data in 8-bits whose resolution is converted into that of a print level are read from a page memory of a RAM (S31), and to which cell of a dither matrix a target pixel corresponds is discriminated (S34).例文帳に追加

プリントレベルの解像度に変換された８ビット階調画像データをＲＡＭのページメモリから読み出し（Ｓ３１）、注目画素がディザマトリクスのどのセルに相当するのか判断する（Ｓ３４）。 - 特許庁

The charge sharing circuit is operative to remove an amount of charge on the given bit line so as to reduce a voltage on the given bit line in conjunction with a read access of the memory cell.例文帳に追加

チャージ・シェアリング回路は、メモリ・セルの読み出しアクセスに関連して所与のビット線の電圧を低下させるように所与のビット線上のある量の電荷を除去するように動作する。 - 特許庁