「Memory Cell」に関連した英語例文の一覧と使い方(146ページ目) - Weblio英語例文検索

This always supplies the prescribed drain MCD to have no possibility that an access delay to a memory cell occurs when the standby state is switched to the active state.例文帳に追加

これにより、スタンバイ状態からアクティブ状態への切り替え時に、常に所定のドレイン電位ＭＣＤが供給されることになり、メモリセルに対するアクセス遅延の生ずるおそれがない。 - 特許庁

In this control method, data words formed by plural byte are stored in the same clock cycle by programming the number previously decided of the adjacent memory cell 11.例文帳に追加

この管理方法は、隣接するメモリセル１１の予め決められた数をプログラムすることにより、複数のバイトによって形成されたデータワードを同じクロックサイクル内で記憶することを含む。 - 特許庁

The memory cell includes a source region and a drain region formed in a semiconductor substrate spaced apart at predetermined intervals from each other.例文帳に追加

この記憶セルは、半導体基板内に所定の間隔離隔されて形成されたソース領域及びドレイン領域と、ソース領域及びドレイン領域の間に定義されたチャンネル領域を含む。 - 特許庁

To provide a semiconductor memory which can perform efficiently the write-in of respective redundant cell address data and can reduce the product cost by shortening the process as a whole.例文帳に追加

それぞれの冗長セルアドレスデータの書き込みを効率よく実行することができ、全体として工程を短縮して製品コストを低減することができる半導体メモリ装置を提供する。 - 特許庁

The write or read can be performed by simultaneous one time access for the plurality of bytes by replacing bit arrangement of the memory cell array by a write method or a read method.例文帳に追加

そして、メモリセルアレイのビット配列を、書込み方法又は読出し方法により入れ替えることにより、複数バイト同時に１回のアクセスで書込み又は読出しが可能とする。 - 特許庁

The memory cell gate electrode GE is formed of a floating gate electrode 32 and control gate electrodes 21 laminated on the upper surface of the electrode 32, and between them via an inter-gate insulation film 33.例文帳に追加

メモリセルゲート電極ＧＥは、浮遊ゲート電極３２と、その上面および相互間にゲート間絶縁膜３３を介して積層された、制御ゲート電極２１とから形成されている。 - 特許庁

To provide a semiconductor device which can suppress disturbance by a gate electrode of an adjacent memory cell even if it is made fine and to provide a manufacturing method of the semiconductor device.例文帳に追加

微細化されても、隣接するメモリセルのゲート電極によるディスターブを抑制することができる半導体装置およびそのような半導体装置の製造方法を提供する。 - 特許庁

As a result, the film thickness of a floating gate oxidation film 8a formed in the memory cell region M is smaller than that of a gate oxidation film 10 formed in the peripheral circuit region P.例文帳に追加

その結果、メモリセル領域Ｍに形成されるフローティングゲート酸化膜８ａの膜厚は、周辺回路領域Ｐに形成されるゲート酸化膜１０の膜厚よりも薄くなる。 - 特許庁

A memory cell array where a size of the MOS transistor is relatively small, and a peripheral circuit where the size of the MOS transistor is relatively large, are formed on the semiconductor substrate 10.例文帳に追加

半導体基板１０上には、ＭＯＳトランジスタのサイズが相対的に小さいメモリセルアレイ部と、該ＭＯＳトランジスタのサイズが相対的に大きい周辺回路部とが形成される。 - 特許庁

Furthermore, the upper surface of the first layer 111 located on the peripheral circuit 2 in the patterned layer 100 is arranged below the upper surface of the memory cell array 1 in the patterned layer 100.例文帳に追加

そして、パターン層１００における周辺回路部２上に位置する第１の層１１１の上面は、パターン層１００におけるメモリセルアレイ部１の上面よりも下側に位置している。 - 特許庁

An address storage circuit is constituted so as to store the column address information of data programmed in a memory cell array, and the column address information includes an initial column address and a final column address.例文帳に追加

アドレス貯蔵回路はメモリセルアレイにプログラムされるデータの列アドレス情報を貯蔵するように構成され、列アドレス情報は初期列アドレス及び最終列アドレスを含む。 - 特許庁

To store a plurality of input bits, the bits are mapped to a corresponding programmed state of one or more memory cells and the cell(s) is/are programmed to that corresponding programmed state.例文帳に追加

複数の入力ビットを記憶するために、ビットは、１つ又は複数のメモリセルの対応するプログラム状態に写像され、セルはその対応するプログラム状態にプログラムされる。 - 特許庁

A memory cell 100 of an SRAM comprises gate electrodes 161, 162, and 163 formed on a silicon substrate and an interlayer insulating film covering the gate electrodes 161, 162, and 163.例文帳に追加

ＳＲＡＭのメモリセル１００は、シリコン基板の上に形成されたゲート電極１６１、１６２および１６３と、ゲート電極１６１、１６２および１６３を覆う層間絶縁膜とを備える。 - 特許庁

A memory cell has a first electrode 202, a second electrode 206, and a phase variation material 204 sandwiched between the first electrode 202 and the second electrode 206.例文帳に追加

メモリセルは、第１の電極２０２、第２の電極２０６、および上記第１の電極２０２と上記第２の電極２０６との間にある相変化材料２０４を含んでいる。 - 特許庁

The nonvolatile semiconductor storage element having a sectional structure having a polysilicon layer as a single layer contains mutually insulated and isolated memory cell section (a), data erasing section (b) and control gate section (c).例文帳に追加

単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。 - 特許庁

Data buffers 157, 177 selectively capture a plurality of pixel data of a prescribed pixel block read from the memory cell arrays 152, 172 via sense amplifiers 155, 175 and switches 156, 176.例文帳に追加

メモリセルアレイ１５２，１７２より読み出される所定画素ブロックの複数の画素データを、夫々センスアンプ１５５，１７５及びスイッチ１５６，１７６を介して、データバッファ１５７，１７７に選択的に取り込む。 - 特許庁

A threshold voltage (Vth) of a transistor (N1) included in a latch portion in a memory cell is dynamically controlled to dynamically control operational characteristics of the transistor, thereby improving data write characteristics.例文帳に追加

メモリセル内のラッチ部に含まれるトランジスタ（Ｎ１）のしきい値電圧（Ｖth）を動的に制御して、そのトランジスタの動作特性を動的に制御し、データの書き込み特性を向上させる。 - 特許庁

A refresh timer periodically generates refresh request signals for refreshing a dynamic memory cell, and changes the cycle of generating refresh request signals according to a cycle control signal.例文帳に追加

リフレッシュタイマは、ダイナミックメモリセルをリフレッシュするためのリフレッシュ要求信号を周期的に生成するとともに、周期制御信号に応じてリフレッシュ要求信号の生成周期を変更する。 - 特許庁

To output data at high speed in a semiconductor integrated circuit outputting data signals read out from a memory cell plural times for one period of a clock signal.例文帳に追加

本発明は、メモリセルから読み出したデータ信号をクロック信号の１周期の間に複数回出力する半導体集積回路に関し、データを高速に出力することを目的とする。 - 特許庁

To make an arrangement interval between a gate electrode MG of a memory cell transistor and a gate electrode SG of a selection gate transistor narrow through fine pattern formation of the gate electrodes MG and SG.例文帳に追加

メモリセルトランジスタのゲート電極ＭＧと選択ゲートトランジスタのゲート電極ＳＧとの微細パターン形成で、ゲート電極ＭＧ−ＳＧ間の配置間隔を狭くできるようにする。 - 特許庁

At normal operation, the switch circuit 702 is turned off, the power source voltage supply circuit 70 supplies directly ground voltage Gnd supplied from the pad 42 to the memory cell array 110.例文帳に追加

通常動作時、スイッチ回路７０２はオフされ、電源電圧供給回路７０は、パッド４２から供給された接地電圧Ｇｎｄをメモリセルアレイ１１０に直接供給する。 - 特許庁

Nitrogen is introduced to the surface of the thermal oxidation film located in the peripheral circuit region, and the region of a semiconductor substrate 1 exposed to the memory cell region by performing plasma nitriding treatment.例文帳に追加

プラズマ窒化処理を施すことにより、周辺回路領域に位置する熱酸化膜とメモリセル領域に露出した半導体基板１の領域の表面に窒素が導入される。 - 特許庁

The multigate memory cell is provided with a continuous multigate channel region below the plurality of continuous gates along with a charge storage position between respective gates.例文帳に追加

多重ゲートメモリセルは、いくつかの、またはすべての前記ゲートの間の電荷蓄積位置と共に、連続した前記複数のゲートの下方に、連続した多重ゲートチャネル領域を具備する。 - 特許庁

To provide a thin film magnetic substance storage device including a program element capable of being manufactured concurrently in a manufacturing process of an MTJ memory cell without the need of an exclusive manufacturing process.例文帳に追加

専用の製造工程を必要とせずＭＴＪメモリセルの製造工程で並行して作製可能なプログラム素子を備えた薄膜磁性体記憶装置を提供することである。 - 特許庁

Data of a bit line read out from a memory cell array 2, data of 2 bits per an I/O terminal are transferred in parallel to DQB (E), DQB (O) through pairs of main data line MDQ (E), bMDQ (E), MDQ (O), bMDG (O).例文帳に追加

メモリセルアレイ２から読出されたビット線データは、Ｉ／Ｏ端子当たり２ビットのデータが並列にメインデータ線対ＭＤＱ（Ｅ），ｂＭＤＱ（Ｅ）及びＭＤＱ（Ｏ），ｂＭＤＱ（Ｏ）を介して、ＤＱＢ（Ｅ），ＤＱＢ（Ｏ）に転送される。 - 特許庁

A level shifting element (PQ10) for adjusting a voltage level of a word line (WL) at the time of being selected according to the change in a threshold voltage of a memory cell transistor is provided correspondingly to each of the word lines.例文帳に追加

ワード線（ＷＬ）の選択時の電圧レベルを、メモリセルトランジスタのしきい値電圧の変動に応じて調整するレベルシフト素子（ＰＱ１０）を各ワード線に対応して設ける。 - 特許庁

When a copy command is provided, a page's worth of data is read from a block A in the memory cell and is stored in a page buffer, and the stored page's worth of data is written in a block B.例文帳に追加

ｃｏｐｙコマンドが与えられると、メモリセルのブロックＡより１ページ分のデータを読み出して，ページバッファへ格納され、格納された１ページ分のデータをブロックＢに書き込む。 - 特許庁

A data bus DB pre-charged at pre-charge voltage Vpr before read-out of data is coupled electrically to the same voltage as the pre-charge voltage Vpr through a selection memory cell at the time of read-out of data.例文帳に追加

データ読出前にプリチャージ電圧ＶｐｒにプリチャージされたデータバスＤＢは、データ読出時に選択メモリセルを介して、プリチャージ電圧Ｖｐｒと同一の電圧と電気的に結合される。 - 特許庁

When refresh-operation, normal read-out operation of data, or write-in operation of data are overlapped, refresh-operation has priority, and data of a memory cell which can be read out is decided based on parity.例文帳に追加

リフレッシュ動作と、通常のデータの読み出し動作または書き込み動作とが重なった場合、リフレッシュ動作を優先し、読み出すことができないメモリセルのデータをパリティに基づき確定する。 - 特許庁

Complementary data are written in each reference cell 10a, 10b, and data are each re-written so as to be inverted in the polarity at each erase/write operation of the memory cells 10.例文帳に追加

各基準セル１０ａ，１０ｂには互いに相補なデータが書き込まれ、各データは、メモリセル１０の消去／書き込み動作毎にそれぞれ逆の極性となるように反転して書き換えられる。 - 特許庁

This device is provided with a memory cell array 60 having normal and redundancy areas 62 and 61, a first decoder 20, a first driver 30, and a second driver 40.例文帳に追加

本発明に係る半導体記憶装置は、通常領域６２とリダンダンシー領域６１を有するメモリセルアレイ６０、第１デコーダ２０、第１ドライバ３０、及び第２ドライバ４０を備える。 - 特許庁

A switch means is provided between memory-cell-connected bit lines BL and local bit lines LBL to allow separation and connection, the BL being VDL/2 precharged, the LBL being VDL precharged.例文帳に追加

メモリセルの接続されるビット線ＢＬとローカルビット線ＬＢＬの間にスイッチ手段を設け分離結合できるようにし、ＢＬをＶＤＬ／２プリチャージとし、ＬＢＬをＶＤＬプリチャージとする。 - 特許庁

In the main arithmetic circuit (20), a memory cell mat (30) is divided into entries each of which stores a plurality of bit data, and arithmetic and logic units(ALU) are arranged in accordance with respective entries.例文帳に追加

主演算回路（２０）においてはメモリセルマット（３０）が、それぞれが複数ビットのデータを格納するエントリに分割され、各エントリに対応して演算器（ＡＬＵ）が配置される。 - 特許庁

A BL driver 6 applies a writing current in a direction corresponding to logic of a data signal to all bit lines in a selected segment, and writes the data signal in a memory cell in the selected block.例文帳に追加

ＢＬドライバ６は、データ信号の論理に応じた方向の書込電流を選択されたセグメント内の全ビット線に流して、選択されたブロックのメモリセルにデータ信号を書込む。 - 特許庁

To provide a flash memory cell capable of preventing a recovery failure, reducing a recovery time, and improving electric characteristics of a device and the reliability of a circuit, and to provide a method of erasing the same.例文帳に追加

リカバリ不良を防止し、リカバリ時間を減少させ、素子の電気的特性及び回路の信頼性を向上させることが可能なフラッシュメモリセル及びその消去方法を提供する。 - 特許庁

To provide a nonvolatile memory device for improving the reliability of a reading operation by preventing malfunction due to high resistance of a unit cell during the reading operation.例文帳に追加

読み出し動作時において、単位セルの高抵抗性に起因する誤動作を防止し、これにより、読み出し動作の信頼性を向上させることのできる不揮発性メモリ装置を提供すること。 - 特許庁

To provide a semiconductor storage device in which the area of a memory cell is reduced by realizing ratioless, high integration is realized and stable and high speed operations are conducted under a low voltage condition.例文帳に追加

レシオレスを実現してメモリセルの面積を縮小し、高集積化を実現するとともに、低電圧下で安定かつ高速に動作する半導体記憶装置を提供する。 - 特許庁

An address and a write command of a memory cell in which error data is stored by an address/command generator are generated based on the error detection signal, and the address is held in a fail address register 40.例文帳に追加

誤り検出信号に基づいて、アドレス／コマンドジェネレータ２２により誤りデータが記憶されたメモリセルのアドレスとライトコマンドが生成され、前記アドレスはフェイルアドレスレジスタ４０に保持される。 - 特許庁

The first pseudo-memory cell transistor 10 comprises a third gate 2 formed on an element separation layer 21 of the second region 32; and a fourth gate 3 formed on the side of the third gate 2.例文帳に追加

第１擬似メモリセルトランジスタ１０は、第２領域３２の素子分離層２１上に形成された第３ゲート２と、第３ゲート２の側面に形成された第４ゲート３とを備える。 - 特許庁

To provide a semiconductor device that can prevent floating of a channel portion causing problems when a memory cell is composed of three-dimensional transistors, and to provide a manufacturing method thereof.例文帳に追加

３次元トランジスタでメモリセルを構成する際に問題となるチャネル部のフローティングを防止でき、高集積化可能な半導体装置及びその製造方法を提供することを目的とする。 - 特許庁

Then the control section causes a memory to store the inputted personal identification number in a step S5, and stops the radio wave transmitting-receiving function of the radio communication section by stopping the power supply to the section from a cell power supply unit in a step S6.例文帳に追加

制御部は入力された暗証番号をメモリに記憶させＳ５、無線通信部への電池電源の電力供給を止めて無線送受信機能を停止させるＳ６。 - 特許庁

In a manufacturing method of the EEPROM-type memory cell, before forming a first spacer film 15, the low-concentration ion implantation of n-type impurities is so performed by using as a mask a control gate 13 as to form a low-concentration drain region 14a.例文帳に追加

第１のスペーサ膜１５形成前に、コントロールゲート１３をマスクとしてｎ型不純物を低濃度にイオン注入することで、低濃度のドレイン領域１４ａを形成する。 - 特許庁

A word selecting signal input buffer 2, a block selecting signal input buffer 3, and a digit selecting signal input buffer 4 are provided on a semiconductor chip 1, the device has decoders 5-7 decoding each signal, drivers 8-10 of each output signal of decoders, a memory block BL storing information, and a gate circuit G selecting a column of a memory cell in a memory block.例文帳に追加

半導体チップ１上に、ワード選択信号入力バッファ２、ブロック選択信号入力バッファ３、デジット選択信号入力バッファ４があり、それらの各信号をデコードするデコーダ５〜７と、デコーダの各出力信号のドライバ８〜１０と、情報を記憶するメモリブロックＢＬと、メモリブロック内のメモリセルの列を選択するゲート回路Ｇが有る。 - 特許庁

A memory transistor MT as a memory cell of a semiconductor memory device is provided with a drain region 7, and a source region 9 that are formed in a silicon layer of an SOI substrate, a floating channel body formed in a silicon layer among the drain and source regions, and a gate electrode (word line WL) arranged on the channel body with a gate insulating film in between.例文帳に追加

半導体メモリ装置のメモリセルである記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されたドレイン領域７及びソース領域９と、これらの領域の間のシリコン層に形成されたフローティングのチャネルボディと、チャネルボディ上にゲート絶縁膜を介して配置されたゲート電極（ワード線ＷＬ）と、で構成される。 - 特許庁

A nonvolatile semiconductor memory device has: a plurality of first wiring lines; a plurality of second wiring lines that intersects with the first wiring lines; and a memory cell array having a plurality of memory cells that comprises variable resistive elements for storing electrically re-writable resistance values, which are arranged at each intersection between the first wiring lines and the second wiring lines, in a nonvolatile manner as data.例文帳に追加

不揮発性半導体記憶装置は、複数の第１の配線、第１の配線に交差する複数の第２の配線、並びに第１及び第２の配線の各交差部に配置された電気的書き換え可能な抵抗値をデータとして不揮発に記憶する可変抵抗素子からなる複数のメモリセルを有するメモリセルアレイを有する。 - 特許庁