「Memory Cell」に関連した英語例文の一覧と使い方(150ページ目) - Weblio英語例文検索

At this time, the silicide-making process progresses rapidly in the memory cell region but becomes slow, after reaching the germanium film 7a, and in the meantime, making silicide reaction in the peripheral circuit region during the period accelerate.例文帳に追加

この時、メモリセル領域ではシリサイドが速く進行するが、ゲルマニウム膜７ａに達するとジャーマナイド反応は遅くなり、その間に周辺回路領域のシリサイド反応を促進させることができる。 - 特許庁

These memory cell transistors MT respectively include a charge trap film 4 on the top face of or above the active region Sa via a tunnel insulation film 3, with the charge trap film 4 having a charge accumulating function.例文帳に追加

これらのメモリセルトランジスタＭＴは、それぞれ、活性領域Ｓａの上面上または上方にトンネル絶縁膜３を介して電荷蓄積機能を有する電荷トラップ膜４を備えている。 - 特許庁

Decoders 13a-13h are connected to the sectors 11a-11h and the spare sectors 12a-12h respectively, and a specific memory cell column in the sectors 11a-11h is specified responding to column address information CA.例文帳に追加

デコーダ１３ａ〜１３ｈをセクタ１１ａ〜１１ｈ及び予備セクタ１２ａ〜１２ｈにそれぞれ接続し、カラムアドレス情報ＣＡに応答してセクタ１１ａ〜１１ｈ内の特定のメモリセル列を指定する。 - 特許庁

A tunnel insulating film 15 of a memory cell transistor, a low-voltage gate insulating film 14 of a low-voltage transistor, and a high-voltage gate insulating film 16 of a high-voltage transistor are formed on a semiconductor substrate 7.例文帳に追加

メモリセルトランジスタのトンネル絶縁膜１５と低電圧トランジスタの低電圧ゲート絶縁膜１４と高電圧トランジスタの高電圧ゲート絶縁膜１６を半導体基板７の上に形成する。 - 特許庁

Each section 1 has a cell group consisting of a plurality of memory cells 11, a section selecting circuit 12, a word line selecting circuit 13, a column selecting circuit 14, a sense amplifier 15, a write circuit 16.例文帳に追加

各セクション１は、複数のメモリセル１１からなるセル群と、セクション選択回路１２と、ワード線選択回路１３と、カラム選択回路１４と、センスアンプ１５と、書き込み回路１６とを有する。 - 特許庁

Each memory cell 10 has a p-type active region 13 and an n-type active region 14, two pieces of word lines 21a and 21b (WL1 and WL2), and a common gate line (GL1) and a common gate line 22b (GL2).例文帳に追加

各メモリセル１０は、ｐ型能動領域１３およびｎ型能動領域１４、２本のワード線２１ａ，２１ｂ（ＷＬ１，ＷＬ２）、共通ゲート線２２ａ（ＧＬ１），および共通ゲート線２２ｂ（ＧＬ２）を備えている。 - 特許庁

To provide a programming method and a multilevel cell programming method of a nonvolatile memory device, which attain variable setting according to a programming state without fixing a program start voltage to a specific value.例文帳に追加

プログラム開始電圧を特定の値に固定させず、プログラムされる状態に応じて可変的に設定することが可能な不揮発性メモリ装置のプログラム方法およびマルチレベルセルプログラム方法を提供する。 - 特許庁

Word line drive circuits (6, 7) are assigned to two memory cell arrays (1, 2 or 2, 3) via each connecting node (4, 5) so that the drive circuit area is substantially reduced by half.例文帳に追加

本発明は、ドライバ回路面積が実質的に半減され得るように、ワード線ドライバ回路（６、７）が、それぞれ連結節点（４、５）を通じて２つのメモリーセルアレイ（１、２または２、３）に配属されている。 - 特許庁

A minute current source 105 is connected to a clamp NMOS transistor 102 for clamping a drain voltage of a memory cell 101, and a minute current is fed through the clamp NMOS transistor 102.例文帳に追加

メモリセル１０１のドレイン電圧をクランプするためのクランプ用ＮＭＯＳトランジスタ１０２に、微小電流源１０５を接続し、クランプ用ＮＭＯＳトランジスタ１０２に微小電流を流す構成とした。 - 特許庁

To reduce an area occupied by a control block or the like to be repeatedly used by efficiently disposing the structure of a cell array and a core-related circuit of a nonvolatile ferroelectric memory.例文帳に追加

不揮発性強誘電体メモリのセルアレイ及びコア関連回路の構造を効率的に配置し、反復的に用いられるコントロールブロック等により占められる面積を縮小させることにある。 - 特許庁

A metal silicide layer covers a region spreading from a source region of the first conductive channel MOS contained in the memory cell adjacent to the connection section and installed adjacent to the well tap region to the well tap region.例文帳に追加

つなぎ部に隣接するメモリセルに含まれ、ウェルタップ領域に隣接して設けられた第１導電チャネルＭＯＳのソース領域から、ウェルタップ領域まで広がる領域を、金属シリサイド層が覆う。 - 特許庁

Consequently, electron injection into the gap regions is suppressed, the fluctuation of a threshold value at information holding is restrained because an electron distribution closes to a hole distribution and the information holding characteristics of the memory cell are improved.例文帳に追加

その結果、電子のギャップ領域への注入が抑制され、電子分布が正孔分布に近づくため、情報保持時のしきい値変動が抑制され、メモリセルの情報保持特性が向上する。 - 特許庁

In this circuit, when a switch 1c and a resistance element 1d are disposed and a memory cell array and control circuit are in a standby state, the internal voltage VccD is measured and can be output from an output terminal.例文帳に追加

この回路において、スイッチ１ｃ、抵抗素子１ｄを設け、メモリセルアレイおよびコントロール回路がスタンバイ状態である際に、内部電圧VccDを測定し、出力端子から出力できるようにした。 - 特許庁

For instance, a high voltage system dummy peripheral transistor 153 is arranged in at least a high voltage system transistor region 15b within the peripheral circuit region 15 adjacent to a memory cell region 13.例文帳に追加

たとえば、メモリセル領域１３に隣接する、少なくとも周辺回路領域１５内の高電圧系トランジスタ領域１５ｂには、高電圧系のダミー周辺トランジスタ１５３が配置されている。 - 特許庁

Since the logical erase simply shifts the voltage level of the threshold voltage criterion, and an electrical charge accumulated in the memory cell is not moved, erasing can be made at high speed and in a short period of time.例文帳に追加

論理的消去は、単にしきい値電圧判定基準の電圧レベルをシフトさせるだけであり、メモリセルの蓄積電荷は移動しないため、高速でかつ短時間に消去を行なうことができる。 - 特許庁

When a storage element of the memory cell array 7 is deteriorated and a threshold value of gate voltage is reduced, data cannot be read out correctly by the determine- verify voltage, the comparison result in the decision circuit 6 is noncoincidence.例文帳に追加

メモリセルアレイ７の記憶素子が劣化し、ゲート電圧の閾値が低下している場合にはディターミンベリファイ電圧では正しくデータを読み出すことができず、判定回路６における比較結果は不一致となる。 - 特許庁

To constitute a circuit so that the ratio of bit line capacitance to the capacitance of a ferroelectric capacitor can be selected over further wider range, in a circuit for reading out a memory cell provided with a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタを備えたメモリセルを読み出すための回路において、ビット線容量と強誘電体キャパシタの容量との比をいっそう広い範囲にわたり選択できるように構成する。 - 特許庁

The memory device contains insulating trenches 200 which are formed into the substrate 100 in parallel with the rows 22 and separate each cell 10 in each row 22 from the other cells 10 in the adjacent rows 22.例文帳に追加

メモリ・デバイスは、前記列（２２）に平行な方向に沿って前記基板（１００）内に形成され、列（２２）内の各セル（１０）を隣接する列（２２）内の他のセル（１０）から分離する絶縁トレンチ（２００）を含む。 - 特許庁

By this nonvolatile semiconductor storage device, the threshold can be exactly controlled when a multi-valued bit is stored in one memory cell by the especially fine threshold control.例文帳に追加

よって、本発明の不揮発性半導体記憶装置によると、特に細かなしきい値の制御が一つのメモリセルに多値ビットを記憶させる場合に、しきい値の制御を的確に行うことができる。 - 特許庁

These lead wiring layers 11a and 11c are formed on an insulation layer 10, which is same with the insulation layer where a conducting layer for a bit line of memory cell region is formed.例文帳に追加

これらの引き出し配線層１１ａ、１１ｃは同一の絶縁層１０上に形成されており、かつメモリセル領域のビット線用導電層と同一の絶縁層１０上に形成されている。 - 特許庁

To provide a nonvolatile storage device for achieving avoidance of a malfunction of reading operation and improvement of the number of rewriting times by eliminating excessive erasure of a memory cell even though rewriting is repeatedly performed.例文帳に追加

繰り返し書き換えを行ってもメモリーセルの過剰消去をなくし、読み出し動作の誤動作の回避及び書き換え回数の向上を実現する不揮発性記憶装置等を提供する。 - 特許庁

To provide a semiconductor storage device capable of changing a self-refresh term so that the data of a memory cell is reliably held and a low power consumption operation is satisfied, without redesigning and reproducing a device.例文帳に追加

メモリセルのデータ保持を確実かつ低消費電力動作を満たすようにセルフリフレッシュ期間を、デバイスを再設計および再生産することなく変更できる半導体記憶装置を提供する。 - 特許庁

A column selection circuit is arranged in each of the memory cell array blocks, row addresses are finally decoded resting on the predecode signals, and a sense amplifier (not shown) is connected to an I/O wire.例文帳に追加

各メモリセルアレイブロックにはカラム選択回路が配置されており、出力されたプリデコード信号に基づいて列アドレスの最終的なデコードを行い、図示しないセンスアンプとＩ／Ｏ線を接続する。 - 特許庁

Also, the memory cell comprises a floating grid transistor and a control grid within an active semiconductor area which is formed in a region of a substrate and is delimited by an isolation region.例文帳に追加

該メモリ素子は、基板の１つの領域に形成されかつ分離領域によって境界を画定された能動的半導体領域の内部にフローティング・グリッド・トランジスタおよびコントロールグリッドを備える。 - 特許庁

A first contact plug (C101) is formed such that at least a part of an end face of the first contact plug is arranged inside a circumference of a memory cell array (MARY) when viewed from above the semiconductor substrate (100).例文帳に追加

第１のコンタクトプラグ(C101)は、半導体基板(100)の平面視において第１のコンタクトプラグの端面の少なくとも一部がメモリセルアレイ(MARY)の周縁よりも内側に配置されるように形成されている。 - 特許庁

This semiconductor device is equipped with 16 memory cell arrays 11a, row decoders 12, predecoders 13A and 13B, an internal address generating circuit 14, a select circuit 15, and a refresh mode switching circuit 16.例文帳に追加

本発明の半導体装置は、１６個のメモリセルアレイ１１ａ、ロウデコーダ１２、プリデコーダ１３Ａ，１３Ｂ、内部アドレス発生回路１４、セレクト回路１５及びリフレッシュモード切替回路１６を備えている。 - 特許庁

To provide a nonvolatile semiconductor storage device by which the rewriting speed is increased and a distribution of physical quantities corresponding to the storage condition of a memory cell of a threshold voltage, etc., is optimized, and to provide its rewriting method.例文帳に追加

書き換え速度を向上し、閾値電圧等のメモリセルの記憶状態に対応した物理量の分布を最適化可能な不揮発性半導体記憶装置及びその書き換え方法を提供する。 - 特許庁

To improve punch-through resistance between a source and a drain with the reduction of a cell area in a non-volatile semiconductor memory device, without causing deterioration in bonding pressure resistance between a diffusing layer and a well.例文帳に追加

不揮発性半導体記憶装置のセル面積の縮小に伴うソースとドレインの間のパンチスルー耐性を、拡散層とウェルの間の接合耐圧の劣化を生じさせることなく向上させる。 - 特許庁

By generating a control gate voltage at the time of read or verify read in this voltage generating circuit, the fluctuation of a memory cell current caused by the temperature can be always eliminated irrespectively to read time.例文帳に追加

この電圧発生回路でリード時やベリファイリード時の制御ゲート電圧を生成することにより、様々な読み出し時間に対して常にメモリセル電流の温度による変化を無くすことができる。 - 特許庁

To provide a nonvolatile semiconductor storage device with a memory cell having an appropriate threshold voltage regardless of use of a metal material of high process matching property for a control gate electrode, and to provide a manufacturing method thereof.例文帳に追加

コントロールゲート電極にプロセス整合性の高いメタル材料を用いても、適切な閾値電圧を有するメモリセルを備えた不揮発性半導体記憶装置およびその製造方法を提供する。 - 特許庁

A first conducting layer 205 is formed on the whole surface of a semiconductor substrate 201, the layer 205 is made to remain on an alignment mark formation region and storage electrodes 205 are formed on a memory cell region.例文帳に追加

半導体基板２０１の全面に第１の導電層２０５を形成し、位置合わせマーク形成領域に第１の導電層２０５を残存させ、メモリセル領域に蓄積電極２０５を形成する。 - 特許庁

The detection circuit 5 detects that the voltage of the reference bit line RBL is equal to or less than a set voltage to output a control signal for driving the sense amplifier 9 of the memory cell 11 during a reading operation.例文帳に追加

検出回路５は、読み出し動作時に、リファレンスビット線ＲＢＬの電圧が設定電圧以下になったことを検出して、メモリセル１１のセンスアンプ９駆動用の制御信号を出力する。 - 特許庁

To accurately grasp an access time for a large number of memory cell arrays in a test for a short time and to prevent occurrence of delay of access in a representative pin at the normal time, concerning a semiconductor integrated circuit.例文帳に追加

半導体集積回路に関し、短時間のテストで多数のメモリセルアレイに対するアクセスタイムを正確に把握し、かつ、通常時に、代表ピンにおけるアクセスの遅延を生じさせないことを目的とする。 - 特許庁

When a first parity code of read-out data is different from a first parity code of write-in data, it is found that one memory cell in which two bits data are both errors exists.例文帳に追加

読み出しデータの第１パリティ符号が、書き込みデータの第１パリティ符号と全て異なるときに、記憶している２ビットのデータがともに誤りであるメモリセルが一つ存在することが検出される。 - 特許庁

To provide a semiconductor storage device with a configuration of shared bit lines between adjacent memory cell columns that prevents data from being wrongly written and read with a delay when the data are written and read.例文帳に追加

隣接するメモリセル列間でビット線を共有する構成とした場合において、データ書込およびデータ読出時における誤書込およびデータ読出遅延を防止する半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor integrated circuit in which threshold voltage measurement of a nonvolatile memory cell can be conducted by linearly changing a word line selection level without directly driving a word line by a D/A converting circuit.例文帳に追加

Ｄ／Ａ変換回路で直接ワード線を駆動することなくワード線選択レベルをリニアに変化させて不揮発性メモリセルの閾値電圧測定を可能にする半導体集積回路を提供する。 - 特許庁

When requested access is for data write to a memory cell 100, the semiconductor storage device 10 sets the maximum count value in a carry-up part 111 of an address counter 110 to 128 bits.例文帳に追加

半導体記憶装置１０は、要求されるアクセスが、メモリアレイ１００に対するデータの書き込みである場合には、アドレスカウンタ１１０のキャリーアップ部１１１における最大カウント値を１２８ビットに設定する。 - 特許庁

To provide a method for testing a semiconductor storage device capable of efficiently discriminating a memory cell having disturbance generation possibility and discriminating defective products, and to provide a test program and the semiconductor storage device.例文帳に追加

ディスターブが生じる可能性のあるメモリセルを効率よく判定することができ、不良品を判定できる半導体記憶装置の試験方法、試験プログラム及び半導体記憶装置を提供する。 - 特許庁

A first data output buffer 35 is synchronized with the rise edge of the first clock CLK1, it buffers data which is output from the memory cell array 31, and it outputs the data to the outside through the first port DQ.例文帳に追加

第１デ−タ出力バッファ35が、前記第１クロックの立上りエッジに同期して、前記メモリセルアレイ31から出力されるデ−タをバッファリングし、前記第１ポ−トDQを通じて外部へ出力する。 - 特許庁

To provide a nonvolatile storage device, capable of preventing a memory cell processed into a columnar shape from being twisted and collapsed in the direction perpendicular to the extending direction of an upper layer wiring.例文帳に追加

柱状に加工されたメモリセルの上層配線の延在方向と直交する方向への縒れや倒れを抑制することができる不揮発性記憶装置を提供することを目的とする。 - 特許庁

To provide a storage device capable of reducing the charge trap of a non-volatile memory cell while inhibiting the increases of a chip area and a load capacity, and to provide an integrated circuit device and electronic apparatus including the same.例文帳に追加

チップ面積や負荷容量の増加を抑止しながら、不揮発性メモリーセルのチャージトラップを低減することができる記憶装置、集積回路装置及び電子機器等を提供すること。 - 特許庁

The keeper circuit 1 is configured such that PMOS transistors P11 and P12 having smaller driving forces than that of an NMOS transistor of a memory cell are connected in series between a bit line BL and a power source line VDD.例文帳に追加

キーパー回路１は、ビット線ＢＬと電源線ＶＤＤとの間に、メモリセルのＮＭＯＳトランジスタよりも駆動力の小さいＰＭＯＳトランジスタＰ１１、Ｐ１２が直列に接続された構成をとる。 - 特許庁

As a result, the detection ratio of an abnormal cell with respect to a case where the write parameter dependency of the write probability of having a factor causing failure is improved and the improvement in the quality of the memory device becomes possible.例文帳に追加

これにより、書き込み確率の書き込みパラメータ依存性に異常を発生させる要因をもつ場合について異常なセルの検出率が向上し、記憶装置の高品質化が可能となる。 - 特許庁

The capacitance of the dielectric film 10 can be increased due to the recess 20 and opening 22 of the floating gate electrode 9, enabling the write and erase characteristics of a memory cell to be increased.例文帳に追加

浮遊ゲート電極９の凹部２０及び開口部２２により、誘電体膜１０の容量を増やすことができ、メモリセルの書き込み特性及び消去特性を向上することが可能となる。 - 特許庁

The floating gate which constitutes a memory cell has a first surface which is parallel to the main surface of the substrate, a second surface which is perpendicular to the main surface of the substrate, and a curve surface which extends between the first surface and the second surface.例文帳に追加

メモリセルを構成するフローティングゲートは、基板の主面に平行な第１面と、基板の主面に垂直である第２面と、第１面と第２面との間に延びているカーブ面を有する。 - 特許庁