「Memory Cell」に関連した英語例文の一覧と使い方(154ページ目) - Weblio英語例文検索

The fuse-free non-volatile memory system includes a switch constituted to be electrically turned on or off according to the fuse information stored in a memory cell array and an internal control circuit executing the same operation as that when the fuse is connected or cut off by the on or off of the above switch.例文帳に追加

本発明によるヒューズフリー不揮発性メモリ装置はメモリセルアレイに貯蔵されたヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチ、および前記スイッチのオンまたはオフによってヒューズを連結または切断する時と同一の動作を実行する内部調節回路を含む。 - 特許庁

A memory read circuit is provided with a data-bus buffer control circuit controlling a data bus buffer 2 so that variation of a signal on a data bus 7 is prevented depending on an operation clock and the contents of a register until a sense amplifier 1 outputs the same value as a value of a memory cell and it is decided to either of a High level or a Low level.例文帳に追加

センスアンプ１の出力がメモリセルの値と同じ値を出力し、ＨｉｇｈレベルまたはＬｏｗレベルどちらかに確定するまでの間、動作クロックやレジスタ内容により、データバス７上の信号の変化をなくすようにデータバスバッファ２を制御するデータバスバッファ制御回路を備える。 - 特許庁

In a peripheral circuit region B (other than a memory cell region A, in which several memory cells having the transistor 3 and capacitor 8 are included), a second insulation layer 9, which is formed at the same time as the columnar insulation member 8a of the capacitor 8 and is identical with the columnar insulation member 8a which are equal in height and material, is provided.例文帳に追加

ＭＯＳトランジスタ３とキャパシタ８とを有するメモリセルを複数含むメモリセル領域Ａ以外の周辺回路領域Ｂには、第１絶縁層５上に、キャパシタ８の柱状絶縁部材８ａと同時に形成され同等の高さを持ち同一の絶縁材料からなる第２絶縁層９が設けられている。 - 特許庁

A memory cell MC selected from among a plurality of memory cells MC according to an address signal is connected to, for example in a test mode, one of complementary input nodes of a sense amplifier SA via an n-type MOSFET 10a for controlling a read voltage whose gate terminal is applied with a voltage VCLMP.例文帳に追加

たとえば、テストモードにおいて、センスアンプＳＡの相補の入力ノードの一方には、ゲート端子に電圧ＶＣＬＭＰが印加される読み出し電圧制御用のｎ型ＭＯＳＦＥＴ１０ａを介して、アドレス信号に応じて複数のメモリセルＭＣの内から選択される１つのメモリセルＭＣが接続される。 - 特許庁

In the memory cell array of this NOR type flash memory, a conductive material is supplied to the cavity 22 formed in the source wiring 21 having a U-shaped structure not only from a hole for source contacting but also from a hole for dummy source contacting in the process of forming a source contact electrode 23 and a dummy contact electrode 24.例文帳に追加

本発明に係るＮＯＲ型フラッシュメモリのメモリセルアレイは、ソースコンタクト電極２３及びダミーコンタクト電極２４を形成する工程においてＵ字構造のソース配線２１に形成された空洞２２にソースコンタクト用のホールに加えてダミーソースコンタクト用のホールからも導電体が供給される。 - 特許庁

To provide a semiconductor memory which can impress at least one of the polarities of a voltage across the variable resistor element without the voltage drop by eliminating the effect of the voltage drop equal to the threshold voltage when impressing a positive voltage from the source line side to the memory cell having a variable resistor element and selection transistor.例文帳に追加

可変抵抗素子と選択トランジスタを備えたメモリセルに対しソース線側から正電圧を印加する場合の閾値電圧分の電圧降下の影響を解消し、可変抵抗素子の両端間に印加する電圧の少なくとも一方の極性は、当該電圧降下なしに印加可能な半導体記憶装置を提供する。 - 特許庁

Thus, a semiconductor memory device can adjust a selected word line voltage level according to fluctuations in threshold value voltage of a memory cell transistor without using a different power supply line and can stably write/read data even under a low power supply voltage without complicating a power supply line.例文帳に追加

トランジスタメモリセルトランジスタのしきい値電圧の変動に応じて選択ワード線電圧レベルを、別電源系統を用いることなく調整することができ、電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 - 特許庁

To minimize data transmission delay, minimize skew, and realize high integration, on the assumption that pads are specifically arranged on the end of a chip, on the chip of a nonvolatile semiconductor storage device in which a plurality of memory cell arrays having a plurality of nonvolatile memory cells capable of electrically rewriting data are arranged.例文帳に追加

電気的にデータの書き換えが可能な不揮発性の複数のメモリセルを有する複数のメモリセルアレイが配置された不揮発半導体記憶装置のチップ上において、特にチップ端にパッドを配置することを前提とした場合に、データ伝送遅延を最小限度にし、スキューを最小化すると共に、高集積化を実現する。 - 特許庁

In this nonvolatile semiconductor memory device, voltage of an odd number (or even number) sense node out of sense nodes of a page buffer is varied according to a state of a corresponding memory cell during a first sense period, while voltage of an even number (or odd number) sense node is fixed at a predetermined voltage.例文帳に追加

本発明の不揮発性半導体メモリ装置によると、ページバッファの感知ノードのうちの奇数（又は偶数）感知ノードの電圧は、第１感知区間の間、対応するメモリセルの状態によって変わる一方、偶数（又は奇数）感知ノードの電圧は、第１感知区間の間、特定電圧に固定される。 - 特許庁

To provide a non-volatile semiconductor storage in which a processing time of whole erasing processing can be shortened without performing needless rewriting even if a memory cell in which depletion is serious exists, also as distribution of threshold voltage of memory cells can be narrowed, margin to be read out can be secured sufficiently, and which is suitable for low power source voltage operation.例文帳に追加

デプリーションの深いメモリセルが存在しても余計な書き戻しが行われずに消去処理全体の処理時間を短縮でき、しかも、メモリセルの閾値電圧の分布を狭くできるために読み出しマージンを十分確保でき低電源電圧動作にも適した不揮発性半導体記憶装置を提供する。 - 特許庁

In a nonvolatile semiconductor memory device of a multi-value storage method, when writing is completed earlier and verification is performed to a memory cell whose threshold level can be easily shifted, a plurality of verify voltages lower than a normal verify level are set and the plurality of verify voltages are switched step by step according to the number of times of applying a writing voltage pulse.例文帳に追加

多値記憶方式の不揮発性半導体記憶装置において、早く書き込みが終了して、閾値レベルが遷移しやすいメモリセルに対してベリファイを行う際に、通常のベリファイレベル以下のベリファイ電圧を複数設定し、書き込み電圧のパルス印加数に応じて、段階的に複数のベリファイ電圧を切り替える。 - 特許庁

Therefore, even in the case of a memory cell array 36 constituted of partitions consisting of blocks of which the memory capacity and the number are not uniform, redesign and correction of the command state machine 26 are not required, and quantity of work required for verification of state transition is reduced, and development of kinds of devices by cut-down can be performed easily and in a short time.例文帳に追加

したがって、メモリ容量と数とが均等ではないブロックで成るパーティションで構成されたメモリセルアレイ３６の場合でもコマンドステートマシン２６の再設計や修正が不用になり、且つ、状態遷移の検証に要する作業量が減り、カットダウンによる機種展開を容易に且つ短時間に行うことができる。 - 特許庁

The semiconductor memory device includes a buffer section which generates a wordline drive signal for enabling the wordline of a memory cell in response to a row address signal and a driver section which generates a wordline reset signal for disabling the wordline in response to the row address signal, a mode register wordline signal and a refresh wordline signal.例文帳に追加

本発明の半導体メモリ装置は、ロウアドレス信号に応答してメモリセルのワードラインをイネーブルさせるワードライン駆動信号を発生するバッファ部と、ロウアドレス信号、モードレジスタワードライン信号及びリフレッシュワードライン信号に応答してワードラインをディセーブルさせるワードラインリセット信号を発生するドライバ部とを含む。 - 特許庁

The time sharing processor stores temporarily input data in a buffer memory 12, controls to read out by a read-out controller 13, generates beforehand a predetermined pattern in a pattern generating unit 16, and controls processing start timing for each buffer memory 12 by a cell processing unit 15 in response to a pattern generated by a timing controlling unit 17.例文帳に追加

バッファメモリ１２に入力データを一時的に格納し、読出制御部１３にてその読出制御を行い、パターン生成部１６にて予め所定パターンを生成しておき、タイミング制御部１７にて生成したパターンに応じてセル化処理部１５によるバッファメモリ１２毎の処理開始タイミングを制御する。 - 特許庁

To provide a semiconductor memory device in which the depth of an element isolation region is adjusted for each of different element formation regions such as a contact region, selective gate region, and memory cell region, for easy embedding of an insulating film for each element isolation region, resulting in improved reliability in electrical characteristics of element isolation regions.例文帳に追加

コンタクト領域、選択ゲート領域及びメモリセル領域等の異なる素子形成領域毎に素子分離領域の深さを調整して、素子分離領域毎に絶縁膜の埋め込みを容易にし、各素子分離領域の電気的特性の信頼性を向上する半導体記憶装置を提供する。 - 特許庁

At write-in erasure, a voltage value A1 of a pulse 1 applied initially to a memory cell transistor is set to a voltage value being larger than a voltage value B1 of a pulse 2 applied to a memory transistor in a second time and a voltage value C1 of a pulse 3 applied in a third time and being the maximum voltage value D1 applied finally or less.例文帳に追加

書き込み消去時に、初回にメモリセルトランジスタに印加するパルス１の電圧値Ａ１は、２回目にメモリセルトランジスタに印加されるパルス２の電圧値Ｂ１、３回目に印加するパルス３の電圧値Ｃ１より大きく、かつ、最終的に印加する最大の電圧値Ｄ１以下の電圧値に設定する。 - 特許庁

The semiconductor storage device includes: a memory cell array MA in which the memory cells MC configured of a series connection of diodes Di and variable resistors VR are arranged at crossing parts of a plurality of bit lines BL and a plurality of word lines WL; and a control circuit for alternatively driving the bit line BL and the word line WL.例文帳に追加

半導体記憶装置は、ダイオードＤｉと可変抵抗素子ＶＲとを直列接続してなるメモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、ビット線ＢＬ及びワード線ＷＬを選択駆動する制御回路とを備える。 - 特許庁

The electric charge holding characteristics of the memory cell in transition period is improved by detecting fluctuation of the substrate voltage VBB in accordance with drop of the power source voltage VDD in the case of transition to the data retention mode, shortening cycle of refreshing operation during fluctuation period or simultaneously refreshing plural memory cells.例文帳に追加

データリテンションモードへ移行した際の電源電圧ＶＤＤの降下に伴う基板電圧ＶＢＢの変動を検出し、この変動期間中のリフレッシュ動作の周期を短縮したり、あるいは同時に複数のメモリセルをリフレッシュしたりすることにより、この過渡期間におけるメモリセルの電荷保持特性の改善を図る。 - 特許庁

The flash memory device having multi-level cells comprises a memory cell array, a means for previously charging bit lines, a bit line voltage supply circuit for supplying voltage to bit lines, and a 1st to 3rd latch circuits whose functions are mutually different and executes reading operation and programming operation by dividing bits into the LSB and MSM.例文帳に追加

本発明によるマルチレベルセルを有するフラッシュメモリ装置は、メモリセルアレイと、ビットラインをプリチャージする手段と、前記ビットラインに電圧を供給するビットライン電圧供給回路と、互いに機能を異にする第１乃至第３ラッチ回路とを含み、ＬＳＢとＭＳＢに分けて読み出し動作及びプログラム動作を実行する。 - 特許庁

To provide a semiconductor memory device in which high integration and a very high speed are obtained and further, power consumption when holding information is remarkably reduced by suppressing an increase in the area of memory cell, obtaining a very high speed read time and further, securing a long refresh time in the case of self-refresh.例文帳に追加

メモリセルの面積の増加を抑え、また超高速の読み出し時間を得て、さらにセルフリフレッシュ時にはリフレッシュ間隔を長くとれるようにすることによって、高集積かつ超高速、さらに情報保持時の消費電力を大幅に削減することができる半導体記憶装置を提供する。 - 特許庁

The nonvolatile semiconductor memory device comprises a plurality of memory cell portions 11 arranged in a matrix structure in a semiconductor substrate 10, a plurality of bit lines 12, each consisting of a diffusion layer extended in the column direction, a buried insulation film 16, a plurality of word lines 13 which are formed on the buried insulation layer 16 and are extended in the row direction.例文帳に追加

不揮発性半導体記憶装置は、半導体基板１１に行列状に配置された複数のメモリセル部１１と、列方向に延びる拡散層からなる複数のビット線１２と、埋め込み絶縁膜１６と、埋め込み絶縁膜１６の上に形成され、行方向に延びる複数のワード線１３とを備えている。 - 特許庁

The disclosed memory device includes a temperature sensing block for sensing temperature in an internal circuit and outputting a temperature sensing signal, a current control block for receiving the temperature sensing signal and generating a pulse control signal, and a write driver block for supplying a program pulse of which level and width are corrected in response to the pulse control signal to a memory cell.例文帳に追加

開示されたメモリ装置は、内部回路の温度を感知して温度感知信号を出力する温度感知ブロックと、温度感知信号を受信してパルス制御信号を生成する電流制御ブロックと、パルス制御信号に応答してレベル及び幅が補正されたプログラムパルスをメモリセルに供給するライトドライバーブロックを含む。 - 特許庁

At the time of rewriting, the interface circuit IF1 selectively outputs a light enable signal in an active state to either of the flash memories FC1 and FC2, and the flash memory FC1 or FC2 into which the light enable signal in an active state has been inputted rewrites the data in the memory cell specified by the address information into data of input data groups.例文帳に追加

書き換え時には、インターフェース回路ＩＦ１が、フラッシュメモリＦＣ１〜ＦＣ２のいずれかに選択的にアクティブ状態のライトイネーブル信号を出力し、アクティブ状態のライトイネーブル信号が入力されたフラッシュメモリＦＣ１又はＦＣ２が、アドレス情報で特定されたメモリセルのデータを入力データ群のデータに書き換える。 - 特許庁

The first memory cell array 110, in which memory cells are arranged in a matrix pattern, comprises a first signal electrode 112, a second signal electrode 116 arranged in the direction in which the first signal electrode 112 intersects, and at least a ferroelectric layer 114 arranged between the first signal electrode 112 and the second signal electrode 116.例文帳に追加

第１メモリセルアレイ１１０は、メモリセルがマトリクス状に配列され、第１信号電極１１２と、第１信号電極１１２が交差する方向に配列された第２信号電極１１６と、少なくとも第１信号電極１１２と第２信号電極１１６との間に配置された強誘電体層１１４とを含む。 - 特許庁

To provide a nonvolatile semiconductor memory device capable of suppressing the variation in a threshold voltage of a memory cell and reading in a favorable manner, and to provide a manufacturing method therefor and a semiconductor device capable of reducing the capacity formed between wirings to increase driving speed.例文帳に追加

メモリセルのしきい値電圧の変動を抑制することができ、良好に読出しを行なうことができる不揮発性半導体記憶装置およびその製造方法を提供すると共に、配線間に形成される容量を低減することができ、駆動速度の向上を図ることができる半導体装置を提供する。 - 特許庁

The nonvolatile memory device includes at least one string including a plurality of memory cell transistors connected in series, at least one bit line corresponding to the at least one string, and a sensing transistor including a gate for sensing the voltage of the bit line and the high critical voltage.例文帳に追加

直列に連結される複数のメモリセルトランジスタをそれぞれ備える少なくとも一つのストリングと、少なくとも一つのストリングにそれぞれ対応する少なくとも一つのビットラインと、ビットラインの電圧をセンシングするゲートを持ち、かつ高い臨界電圧を持つセンシングトランジスタと、を備える不揮発性メモリ装置。 - 特許庁

With this configuration, there can be provided a semiconductor memory device capable of adjusting the voltage level of a selected word line according the change in the threshold voltage of the memory cell transistor without using another power system, and stably reading/writing data even under a low power supply voltage without complicating the power system.例文帳に追加

メモリセルトランジスタのしきい値電圧の変動に応じて選択ワード線電圧レベルを、別電源系統を用いることなく調整することができ、電源系統を複雑化することなく、低電源電圧下においても安定にデータの書込／読出を行うことのできる半導体記憶装置を実現することができる。 - 特許庁

Each of memory devices 21 to 24 is provided with: a data output circuit 120 for outputting read data Data read from a memory cell array 100 to the data terminal 20d in response to a read command; and an output timing adjustment circuit 130 for adjusting the output timing of read data DQ by the data output circuit 120.例文帳に追加

メモリデバイス２１〜２４のそれぞれは、リードコマンドに応答してメモリセルアレイ１００から読み出されたリードデータＤａｔａをデータ端子２０ｄに出力するデータ出力回路１２０と、データ出力回路１２０によるリードデータＤＱの出力タイミングを調整する出力タイミング調整回路１３０とを備える。 - 特許庁

To output normal output data to the external even when data outputted from a memory cell array are defective data whose doubtful output data are not fixed on 'H' or 'L' when an address indicated by an address signal supplied from the external to a semiconductor memory such as a masked ROM coincides with a redundant address.例文帳に追加

マスクＲＯＭなどの半導体記憶装置に関し、外部から供給されるアドレス信号が示すアドレスが冗長アドレスと一致した場合、メモリセルアレイから出力されたデータが疑義出力データが「Ｈ」又は「Ｌ」に固定されない不良データである場合においても、正常な出力データを外部に出力する。 - 特許庁

The semiconductor memory apparatus includes a storage unit that stores write data or read data output from a memory cell block and outputs read data according to an output control signal, and a control unit that generates the output control signal at different timings according to whether a write training signal is activated.例文帳に追加

本発明は、ライトデータ又はメモリセルブロックから出力されるリードデータを保存した後、出力制御信号によって出力する保存手段と、ライトトレーニング信号が活性化したか否かにより、前記出力制御信号を互いに異なるタイミングで発生させる制御手段とを備えることを特徴とする。 - 特許庁

This memory device 86 is provided with a plurality of banks to be selected by a bank address, which are respectively equipped with a memory cell array including a plurality of page areas to be selected from a low address; a low control part for controlling the activation of page areas in the banks in response to a first operation code; and a data input/output terminal group.例文帳に追加

メモリ装置は，ロウアドレスにより選択される複数のページ領域を含むメモリセルアレイをそれぞれ有し，バンクアドレスにより選択される複数のバンクと，第１の動作コードに応答して，前記バンク内のページ領域の活性化を制御するロウ制御部と，データ入出力端子群とを有する。 - 特許庁

A storage member 2 using first and second electrodes and a phase change material between them is pinched without using any rotary mechanisms and positioning mechanisms of an optical head, a structure in which a control voltage for controlling current flowing to the storage member is provided is set to be a memory cell for storing information, and a plurality of memory cells are arranged on a substrate as storage elements.例文帳に追加

回転機構や光ヘッドの位置決め機構を用いず、第１の電極と第２の電極と、その間に相変化材料を用いた記憶部材２を挟み、記憶部材に流れる電流を制御する制御電圧を設けた構造を情報記憶のメモリセルとし、これを基板上に複数個配置して記録素子とした。 - 特許庁

The nonvolatile semiconductor memory includes a unit cell array MAT00 which has bit lines BL0i to BL2i, word lines WL0i, WL1i intersected by the bit lines BL0i to BL2i, and memory cells MC0 to MC3 connected between the bit lines BL0i to BL2i and the word lines WL0i, WL1i at intersections thereof.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ０ｉ〜ＢＬ２ｉ、ビット線ＢＬ０ｉ〜ＢＬ２ｉと交差するワード線ＷＬ０ｉ、ＷＬ１ｉ、及びビット線ＢＬ０ｉ〜ＢＬ２ｉ及びワード線ＷＬ０ｉ、ＷＬ１ｉの交差部で両配線間に接続されたメモリセルＭＣ０〜ＭＣ３を有する単位セルアレイＭＡＴ００を備える。 - 特許庁

The semiconductor memory includes bit lines transmitting data of a memory cell, a sense amplifier circuit connected to the bit lines and amplifying data appearing in the bit line by access from the outside, and a latch circuit connected to the bit lines together with the sense amplifier circuit and amplifying and latching data to be refreshed appearing in the bit line.例文帳に追加

半導体記憶装置は、メモリセルのデータを伝播するビット線と、該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路を含む。 - 特許庁

In this non-volatile semiconductor memory, a constant current circuit C0 is arranged in parallel to a NMOS diode N5 converting the detected current of an array cell side into voltage, and a constant current circuit C1 is arranged in parallel to a NMOS diode N6 converting the detected current of a reference cell side into voltage.例文帳に追加

本発明の不揮発性半導体記憶装置では、アレイセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ５と並列に定電流回路Ｃ０を配置し、リファレンスセル側の検出電流を電圧に変換するＮＭＯＳダイオードＮ６と並列に定電流回路Ｃ１を配置する。 - 特許庁

The semiconductor storage device has a low power consumption mode which uses the redundancy and a high speed performance mode which does not use the redundancy, and includes a variable delay circuit 4 for changing timing for issuing a cell array control signal to select the memory cell, in the low power consumption mode and high speed performance mode.例文帳に追加

半導体記憶装置は、リダンダンシを使用する低消費電力モードと、リダンダンシを使用しない高速動作モードとを有し、低消費電力モードと高速動作モードとで、メモリセルを選択するためのセルアレイ制御信号を発行するタイミングを変更するための遅延量可変回路４を備えている。 - 特許庁

In the solar cell module, a solar cell submodule 1 comprising a flexible substrate, and a photoelectric conversion layer and an electrode layer formed on the surface of the substrate is sealed with a laminate member 2 and a molding member 4 of a shape memory alloy is sealed at a part thereof.例文帳に追加

可とう性を有する基板とその表面に形成された光電変換層および電極層からなる太陽電池サブモジュール１が樹脂製のラミネート部材２によって封止された太陽電池モジュールにおいて、その一部に形状記憶合金からなる成形部材４が封止されているようにする。 - 特許庁

The memory cell is electrically erased by applying a substrate with a voltage VB, having a value less than the threshold predetermined not to break a cell, which is higher at least by 4 volt than a voltage which is the lower of a voltage VS applied to a source and a voltage VD applied to a drain.例文帳に追加

ソースに印加される電圧ＶＳおよびドレインに印加される電圧ＶＤのいずれか低い方の電圧よりも少なくとも４ボルト高く、かつセルを破壊することのない予め決められた限界値未満の値を有する電圧ＶＢを基板に印加することにより、メモリ・セルを電気的に消去する。 - 特許庁

The semiconductor device includes: a cell array 4 for a CAM (Contents Addressable Memory ) for storing operation setting information of the semiconductor device 1; a controller 8 for controlling reading from and writing to the cell array for a CAM; a row decoder 5; and column decoders 6, and the device has a constitution to assign different row addresses for every function block which have different operation setting information.例文帳に追加

本発明の半導体装置は、半導体装置１の動作設定情報を記憶するＣＡＭ用セルアレイ４と、ＣＡＭ用セルアレイの読出しと書込みを制御するコントローラ８、ローデコーダ５、コラムデコーダ６を有し、動作設定情報の異なる機能ブロックごとに異なるローアドレスを割り付ける構成を備えている。 - 特許庁

The semiconductor integrated circuit includes: logic cell groups 11 to 15 in which circuit blocks which are individually arranged correspondingly to a plurality of signal lines connected to an external memory to determine the timing of the corresponding signal lines are magnified; and IO buffers 21 to 26 which are provided correspondingly to the logic cell groups 11 to 15.例文帳に追加

本発明にかかる半導体集積回路は、外部メモリと接続される複数の信号線に対応して個別に設けられ前記対応する信号線のタイミングを決定する回路ブロックをマクロ化した論理セル群１１〜１５と、論理セル群１１〜１５のそれぞれに対応して設けられたＩＯバッファ２１〜２６と、を有する。 - 特許庁

To provide a writing method for a nonvolatile memory device, in which a sensing margin of data is improved during reading operation by allowing an antifuse of a OTP (One Time Programmable) unit cell to be subjected to normal dielectric breakdown during writing operation, thereby malfunction is prevented to improve the reading operation reliability of the OTP unit cell.例文帳に追加

書き込み動作時ＯＴＰ（Ｏｎｅ Ｔｉｍｅ Ｐｒｏｇｒａｍｍａｂｌｅ）単位セルのアンチヒューズを正常に絶縁破壊させて読み出し動作時にデータのセンシングマージンを改善させることで、誤動作を防止し、ＯＴＰ単位セルの読み出し動作の信頼性を改善させることができる不揮発性メモリ装置の書き込み方法を提供する。 - 特許庁

This is constituted of shape memory alloys in which a warped shape of an anode separator 6 and a cathode separator 7 that are the fuel cell 20 and the metal separator is memorized, and by recovering the warped shape of the anode separator 6 and the cathode separator 7 in disassembling the fuel cell 20, an MEA 2 and the anode separator 6 and the cathode separator 7 are disassembled.例文帳に追加

燃料電池２０で金属セパレータであるアノードセパレータ６とカソードセパレータ７を反り形状を記憶させた形状記憶合金で構成し、燃料電池２０の分解時にアノードセパレータ６とカソードセパレータ７の反り形状を回復させることにより、ＭＥＡ２とアノードセパレータ６とカソードセパレータ７を分解する。 - 特許庁

While a mobile communication terminal is located within an area of a certain small-sized base station, even without setting adjacent cell information from a mobile communication network, the mobile communication terminal searches for a public base station existing in the periphery and stores the detected public base station in a memory inside the mobile communication terminal as adjacent cell information of the certain small-sized base station.例文帳に追加

移動通信端末はある小型基地局のエリアに在圏中、移動通信ネットワークから隣接セル情報が設定されなくても、周辺に存在する公衆基地局をサーチし、検出した公衆基地局を前記ある小型基地局の隣接セル情報として当該移動通信端末内のメモリに記憶する。 - 特許庁

In the shift cell detecting circuit 6, a memory cell transistor where a low threshold voltage is distributed between the word line voltage during verify operation and the word line voltage during normal read operation is detected and a resultant data sequence identical to the write data sequence is stored in the latch circuit 3.例文帳に追加

シフトセル検出回路６において、ベリファイ動作時のワード線電圧と、通常読み出し時のワード線電圧との間にしきい値電圧が分布するメモリセルトランジスタの検出を行い、検出結果として書き込みデータと同一のデータ列を形成し、シフトセル検出回路６の検出結果をラッチ回路３に格納する。 - 特許庁

The conventional multi-port cache memory is excellent in high speed since it is constituted by using multi-port cell blocks, however, chip size is increased when erroneous cache is attempted to be reduced by increasing its capacity since the areas of the cell blocks to be components increase in proportion to square of the number of ports, which becomes a cause of cost increase.例文帳に追加

従来のマルチポートキャッシュメモリはマルチポートセルブロックを用いて構成されるので高速性には優れているが、構成要素となるセルブロックの面積がポート数の２乗に比例して増大するため、大容量化してキャッシュミスを低減しようとすればチップサイズが増大し、コストアップの原因となっていた。 - 特許庁