「Memory Cell」に関連した英語例文の一覧と使い方(158ページ目) - Weblio英語例文検索

That is, even if read-out of data are performed many times, values of the output data Do0-Do7 are not varied, but a polarization direction of each ferroelectric capacitor constituting the memory cells D0-D7 and the polarity holding cell Dc is reversed every time.例文帳に追加

すなわち、データ読み出しを何度行っても、出力データＤo0〜Ｄo7の値は変わらないが、メモリセルＤ0〜Ｄ7および極性保持セルＤcを構成する各強誘電体キャパシタの分極方向は、その都度、反転する。 - 特許庁

To provide a flash memory cell which maintain a threshold voltage uniformly across a channel width even when the charge density of a charge trapping structure across the channel width size is not uniform, and its manufacturing method.例文帳に追加

チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持したフラッシュメモリセルおよびフラッシュメモリセルの製造方法を提供する。 - 特許庁

To provide a ferroelectric memory cell capable of preventing the occurrence of a crack by heat-treating a part by thinning a ferroelectric thin film formed in a recess for an alignment mark, and to provide a method for manufacturing the same.例文帳に追加

アライメントマーク用凹部に形成される強誘電体薄膜を薄くし、この部分に熱処理でクラックが発生することを防止できる強誘電体メモリ素子およびその製造方法を提供すること。 - 特許庁

To provide a control device for data input of serial EEPROM which can prevent surely that incomplete data is written in a memory cell when noise is applied to a chip select-signal in the halfway of an input cycle.例文帳に追加

入力サイクルの途中でチップセレクト信号にノイズが印加されたような場合に、不完全なデータをメモリセルに書き込んでしまうことを確実に防止できるシリアルＥＥＰＲＯＭのデータ入力制御装置を提供する。 - 特許庁

An instruction decoder 38 decodes a signal from an instruction buffer 36 and when the semiconductor memory cell reaches an automatic refresh mode, an automatic refresh signal aref of a prescribed level is sent to an input buffer generator 34 and a low active generator 40.例文帳に追加

命令デコーダ３８は、命令バッファ３６からの信号をデコードし、半導体メモリ素子が自動リフレッシュモードに達すると、所定レベルの自動リフレッシュ信号arefを入力バッファジェネレータ３４とローアクティブジェネレータ４０に送る。 - 特許庁

To provide a bias level generating circuit of a flash memory element in which oscillation can be prevented by making a bias level being suitable for the operation, when cell-program operation is performed or verification of program is performed.例文帳に追加

セルプログラム動作を行なうかプログラム検証を行なう場合、該当動作に適したバイアスレベルを作ることにより、オシレーションを防止することができるフラッシュメモリ素子のバイアスレベル生成回路を提供すること。 - 特許庁

One electrodes (lower electrodes 16) of the elements C are connected to one storage nodes of flip-flop circuits which constitute the memory cell, and the other electrodes (upper electrodes 19) are connected to the other storage nodes of the flip flop circuits.例文帳に追加

容量素子Ｃの一方の電極（下部電極１６）は、メモリセルを構成するフリップフロップ回路の一方の蓄積ノードに接続され、他方の電極（上部電極１９）は他方の蓄積ノードに接続される。 - 特許庁

In this constitution, as the shift operation is performed without arranging a decoding circuit decoding the address of the defective memory cell row, the area of the whole circuit is reduced, while the shift operation can be performed simply.例文帳に追加

本構成においては、不良メモリセル行のアドレスをデコードするデコーダ回路を配置することなくシフト動作を実行するため回路全体の面積が縮小されるとともに、簡易にシフト動作を実行することができる。 - 特許庁

The memory cell includes a stacked gate structure formed on the channel region, and first and second select gates formed on both sidewalls of the stacked gate structure on the channel region.例文帳に追加

前記メモリセルは前記チャンネル領域上に形成された積層ゲート構造及び前記チャンネル領域上に、そして前記積層ゲート構造の両側壁上に形成された第１及び第２選択ゲートを含む。 - 特許庁

To provide a semiconductor integrated circuit device capable of shortening the required time of a data retention test by using the coupling effect of a memory cell capacitor to rapidly lower the H level of a storage node.例文帳に追加

メモリセルのキャパシタのカップリング効果を利用して記憶ノードのＨレベルを急激に低下させることにより、データリテンションテストの所要時間を短縮することのできる半導体集積回路装置を提供する。 - 特許庁

A depth (D) of a separation groove separating an element formation inter-area forming MISFETQs for information transfer constituting a DRAM memory cell is double or longer of the shortest distance (W) between the element formation areas.例文帳に追加

ＤＲＡＭメモリセルを構成する情報転送用ＭＩＳＦＥＴＱｓが形成される素子形成領域間を分離する分離溝の深さ（Ｄ）を、前記素子形成領域間の最短距離（Ｗ）の２倍以上とする。 - 特許庁

This can increase the degree of integration of the semiconductor storage device, as compared with the case in which the driver circuit and the memory cell array are provided on the same plane of the substrate including the single-crystal semiconductor material.例文帳に追加

したがって、単結晶半導体材料を含む基板に駆動回路及びメモリセルアレイを同一平面に設ける場合と比較して、当該半導体記憶装置の集積度を高めることが可能となる。 - 特許庁

Read-out operation or write-in operation of the memory cell MC can be performed with optimum timing in accordance with operation timing of an internal circuit without depending on a period of a clock signal by delaying operation of the column control circuit 3.例文帳に追加

列制御回路３の動作を遅らせることで、クロック信号の周期に依存することなく、内部回路の動作タイミングに応じた最適のタイミングでメモリセルMCの読み出し動作または書き込み動作を実行できる。 - 特許庁

The charge-up damage reduction circuit 14A includes a diode connected in the forward direction 14a whose anode is connected with the control gate 37 of the flash memory cell 11 and whose cathode is connected with a NW voltage control circuit 13.例文帳に追加

チャージアップダメージ低減回路１４Ａは、陽極がフラッシュメモリセル１１のコントロールゲート３７と接続され、陰極がＮＷ電圧制御回路１３と接続された順方向接続ダイオード１４ａを含む。 - 特許庁

To provide a memory cell decoder in which layout area is reduced by omitting an electric charge pump, while a high voltage signal can be supplied without deteriorating an operation characteristic even in low power source voltage.例文帳に追加

電荷ポンプを省略して、レイアウトされる面積を縮めると共に、低い電源電圧でも動作特性を低下させずにメモリセルに高電圧信号を供給することができるメモリセルデコーダを提供すること。 - 特許庁

This method comprises a step in which a destructive read mode is enabled, the destructive read mode is a mode for read out destructively a bit of information stored in a DRAM memory cell being addressed.例文帳に追加

本発明の例示的実施形態では、方法に、破壊読出モードをイネーブルするステップが含まれ、破壊読出モードは、アドレッシングされたＤＲＡＭメモリ・セル内に保管された情報のビットを破壊的に読み取るためのものである。 - 特許庁

In a test mode, the timing adjustment part 40 adjusts the timing so that the read data read from the memory cell array 15 by the read command can be compared with expectation data input from the external terminal 10.例文帳に追加

タイミング調整部４０は、テストモードにおいて、リードコマンドによってメモリセルアレイ１５から読み出したリードデータと外部端子１０から入力される期待値データとを比較可能とするようにタイミング調整を行う。 - 特許庁

A plurality of memory cells consisting of ferroelectric capacitors CF11, CF12, CF13, CF14 and cell selecting transistors Q11, Q12, Q13, Q14 being connected in series are connected in parallel mutually.例文帳に追加

直列に接続されている、強誘電体キャパシタＣＦ１１、ＣＦ１２、ＣＦ１３、ＣＦ１４とセル選択トランジスタＱ１１、Ｑ１２、Ｑ１３、Ｑ１４とからなる複数のメモリセルが互いに並列に接続されている。 - 特許庁

The control circuit is configured so as to execute a read operation for reading data of a selected memory cell by applying a predetermined read voltage to a selected word line and applying a read pass voltage to an unselected word line.例文帳に追加

制御回路は、選択ワード線に所定の読み出し電圧を印加し、且つ、非選択ワード線に読み出しパス電圧を印加して、選択メモリセルのデータを読み出す読み出し動作を実行するよう構成されている。 - 特許庁

The magnetic memory cell 1 has a pin layer 3 in which the orientation of magnetization is fixed, a magnetic recording layer 10 in which the orientation of magnetization is set reversible, and a barrier layer 4 which is sandwiched between the pin layer 3 and the magnetic recording layer 10.例文帳に追加

本発明に係る磁気メモリセル１は、磁化の向きが固定されたピン層３と、磁化の向きが反転可能な磁気記録層１０と、ピン層３と磁気記録層１０に挟まれたバリア層４とを備える。 - 特許庁

To provide a memory element in which a manufacturing cost can be reduced markedly, without the need for using expensive materials, read-out of data is non-destructive, and a cell area can be made small, and which can cope to future scalings over a long period.例文帳に追加

高価な材料を用いる必要がなく製造コストを格段に引き下げることができ、データの読み出しが非破壊で、セル面積を小さくでき、将来のスケーリングに永く対応できる記憶素子を提供する。 - 特許庁

A fail bit counter and a latch block counts the number of fail bits for data bits stored in a memory cell of a row selected in accordance with the fail flag signal, and stores a fail code indicating the number of fail bits being counted.例文帳に追加

フェイルビットカウンタ及びラッチブロックは前記フェイルフラグ信号に応じて選択された行のメモリセルに貯蔵されたデータビットに対するフェイルビット数をカウントして、カウントされたフェイルビット数を示すフェイルコードを貯蔵する。 - 特許庁

To provide a method and circuit for reading a multilevel NAND flash memory cell where a gray code can be used by providing a first page buffer for storing higher order bits and a second page buffer for storing lower order bits on a bit line.例文帳に追加

ビットラインに上位ビットを格納する第１ページバッファと下位ビットを格納する第２ページバッファを設け、グレーコードを用いることが可能なマルチレベルＮＡＮＤフラッシュメモリセルの読み出し方法及び回路を提供する。 - 特許庁

At the time of read-out, data of an address specified by a column address decoder 30 out of data outputted from an error corrector 6 is outputted to a data output buffer 2, simultaneously, data after correction is written in a memory cell array 5 again.例文帳に追加

データ読み出し時には、エラーコレクタ６から出力されるデータのうち、列アドレスデコーダ５０で指定されるアドレスのデータをデータアウトプットバッファ２へ出力し、同時に、訂正後のデータを再びメモリセルアレイ５へ書き込む。 - 特許庁

In the semiconductor device, a capacitor 37 is provided on an interlayer insulating film 26 in a memory cell region AreaA, and an interlayer dielectric 30 is provided on the interlayer dielectric 30 in a peripheral circuit region AreaB.例文帳に追加

本発明の半導体装置では、メモリセル領域AreaAにおける層間絶縁膜２６の上にキャパシタ３７が設けられ、周辺回路領域AreaBにおける層間絶縁膜３０の上に層間絶縁膜３０が設けられている。 - 特許庁

In a pair of complementary type bit lines BL1/BL1# connected to a selected memory cell 3a, pre-charging and equalization are performed by supplying electric power from two systems of an internal voltage drop circuit 11 and a Vcc pre-charge circuit 12.例文帳に追加

選択されたメモリセル３ａに接続された相補型ビット線対ＢＬ１／ＢＬ１＃は、内部降圧回路１１とＶｃｃプリチャージ回路１２との２系統からの電力供給によってプリチャージおよびイコライズが行われる。 - 特許庁

A single/poly 2T PMOS memory cell 10 comprises a PMOS floating gate (FG) transistor 16 and a PMOS selection gate (SG) transistor 18, which share a drain/source p+ diffusion region 22.例文帳に追加

複数回プログラミング用のシングルポリ・２Ｔ・ＰＭＯＳメモリセル１０は、ドレイン／ソースｐ＋拡散領域２２を共有している、ＰＭＯＳフローティングゲート（ＦＧ）トランジスタ１６と、ＰＭＯＳ選択ゲート（ＳＧ）トランジスタ１８とを備えている。 - 特許庁

When the program is interrupted due to power failure etc., the progress of the program is grasped based on the threshold voltage distribution of a memory cell in which the data and the program information (such as a confirmation mark) is stored.例文帳に追加

そして、停電などによってプログラムが中断された場合、データ及びプログラム確認情報（例えば、コンファームマーク）が貯蔵されているメモリセルのスレッショルド電圧分布に基づいてプログラムの進行状態を把握する。 - 特許庁

In a second block B2, a second switch transistor TC2 and a plurality of second memory cells MC5-MC8 having ferroelectric capacitors and cell transistors are serially connected between the first and second ends.例文帳に追加

第２ブロックＢ２において、第２スイッチトランジスタＴＣ２と、並列接続された強誘電体キャパシタおよびセルトランジスタを有する複数の第２メモリセルＭＣ５−ＭＣ８と、が第１、第２端の間に直列接続される。 - 特許庁

A nonvolatile memory cell, an nMOS transistor and a pMOS transistor are formed on the surface of an Si substrate 1, and then an interlayer dielectric 19 is formed to cover them.例文帳に追加

Ｓｉ基板１の表面に、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを形成した後、不揮発性メモリセル、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタを覆う層間絶縁膜１９を形成する。 - 特許庁

In a memory cell of a writing target, a source line is precharged to a predetermined voltage level, and in a state in which a drain line is combined with a grounding node (step SP 1), threshold level verify voltage is supplied to a word line (step SP 2).例文帳に追加

書込対象のメモリセルにおいて、ソース線を所定電圧レベルにプリチャージし、ドレイン線を接地ノードに結合した状態で（ステップＳＰ１）、ワード線に、しきい値ベリファイ電圧を供給する（ステップＳＰ２）。 - 特許庁

In the SRAM circuit, a power source voltage of a memory cell is adjusted, an optimal voltage is compared with a power source voltage of an auxiliary circuit by detecting a threshold voltage of a manufactured transistor, and substrate bias is further controlled.例文帳に追加

ＳＲＡＭ回路において、製造されたトランジスタのしきい値電圧を検出してメモリセルの電源電圧を周辺回路の電源電圧と比較して最適な電圧に調整し、さらに基板バイアスを制御する。 - 特許庁

To provide a method for stably driving a plasma display panel, which is constituted of a cell assembly having a memory function, by suppressing the rise of background light emission by priming electrical discharge.例文帳に追加

メモリ機能を有するセルの集合により構成されたプラズマディスプレイパネルの駆動方法に関し、プライミング放電により背景発光が上昇するのを抑止し、安定したプラズマディスプレイパネル駆動を実現することを目的とする。 - 特許庁

This device is a semiconductor memory having a redundancy circuit RC replacing a defective memory cell by a redundancy memory cell in accordance with redundancy information, and provided with a charge pump 5 for programming redundancy information by dielectric-breaking down selectively a capacitor, and a redundancy control circuit 3 reproducing programmed redundancy circuit RC by supplying the prescribed electric charges to the capacitor and refreshing, and supplying reproduced redundancy information to the redundancy circuit RC.例文帳に追加

冗長情報に応じて、欠陥のあるメモリセルを冗長メモリセルに置き換える冗長回路ＲＣを有する半導体記憶装置であって、容量を選択的に絶縁破壊することによって、冗長情報をプログラムするためのチャージポンプ５と、上記容量に所定の電荷を供給してリフレッシュすることにより、プログラムされた冗長情報を再現し、再現された冗長情報を冗長回路ＲＣに供給する冗長制御回路３とを備えたことを特徴とする半導体記憶装置を提供する。 - 特許庁

In a nonvolatile memory such as an EEPROM for writing/erasing data electrically, each memory cell constituting the memory has source-drain regions 23a, 24a, 23b and 24b formed on a semiconductor substrate, a gate electrode 27 formed on the channel region of the semiconductor substrate, and a gate insulating film 26 of three layers including a silicon nitride film formed between the semiconductor substrate and the gate electrode 27.例文帳に追加

データを電気的に書き込み・消去可能なＥＥＰＲＯＭ等の不揮発性メモリにおいて、前記メモリを構成する各メモリセルが、半導体基板に形成されたソース／ドレイン領域２３a、２４a、２３b、２４ｂと、前記半導体基板のチャネル領域上に形成されるゲート電極２７と、前記半導体基板と前記ゲート電極２７との間に形成されるシリコン窒化膜を含む３層のゲート絶縁膜２６とを備えている。 - 特許庁

To provide a semiconductor device having a construction, in which a plurality of memory cells each including a first transistor, a second transistor and a capacitor element are arranged as a matrix, and a wiring that is also called a bit line for connecting one of the memory cells with another memory cell, and a source electrode or a drain electrode in the first transistor are electrically connected through the source electrode or a drain electrode in the second transistor.例文帳に追加

第１のトランジスタと第２のトランジスタと容量素子とを各々含む複数のメモリセルをマトリクス状に配置し、メモリセルの一と他のメモリセルとを接続する配線（ビット線とも呼ぶ）と、第１のトランジスタにおけるソース電極またはドレイン電極と、が、第２のトランジスタにおけるソース電極またはドレイン電極を介して電気的に接続した構成とした半導体装置を提供する。 - 特許庁

A semiconductor memory cell comprises a memory capacitor 12 formed in a trench, a transfer device formed in a mesa region which extends on the substantial arc of the periphery of the trench and is electrically isolated, and a buried strap which electrically connects the transfer device to the memory capacitors, wherein the transfer device comprises a controlled conduction channel located at a prescribed position on the arc removed from the buried strap.例文帳に追加

この半導体メモリ・セルは、トレンチ内に形成された記憶キャパシタ１２と、トレンチの外周の実質的な弧の上に延びる実質的に電気的に分離されたメサ領域内に形成されたトランスファ・デバイスと、トランスファ・デバイスを記憶キャパシタに導電接続する埋込みストラップとを含み、トランスファ・デバイスは埋込みストラップから除去された弧の所定の位置に位置する被制御伝導チャネルを含む。 - 特許庁

The method for operating the nonvolatile semiconductor memory device includes the step of reading the data of the first divided unit stored in the register 502, the step of transferring the data to store it in the memory 503, and the step of simultaneously reading the data of the second divided unit different from the data of the first divided unit of the memory cell to store it in the register 502.例文帳に追加

このような不揮発性半導体記憶装置の動作方法は、メモリセルの第１の前記分割単位のデータを読み出してレジスタ５０２に格納し、このレジスタ５０２に格納された第１の前記分割単位のデータを読み出して、メモリ５０３に転送して格納すると同時に、メモリセルの第１の前記分割単位のデータと異なる第２の分割単位のデータを読み出してレジスタ５０２に格納する。 - 特許庁

The memory element 1 has the carbon nano-peapod 13 made of a single-layer carbon nano-tube containing fullerene molecules, and the carbon nano-peapod 13 is mounted on an insulating layer 121 laminated on a back gate electrode 11, and connected to a source electrode 14a and a drain electrode 14b provided at a predetermined distance, thereby constituting a memory cell such that the fullerene molecules hold memory information.例文帳に追加

メモリ素子１は、フラーレン分子を内包した単層カーボンナノチューブからなるカーボンナノピーポッド１３を有し、前記カーボンナノピーポッド１３が、バックゲート電極１１上に積層された絶縁層１２１上に載置されると共に、所定の距離離間して設けられたソース電極１４ａ及びドレイン電極１４ｂに接続され、前記フラーレン分子が、メモリ情報を保持するメモリセルとなるように構成されている。 - 特許庁

In a semiconductor substrate after STI formation as element isolation, a channel dope step is performed on the memory cell of a memory region before gate oxidation, and wet etching is performed for adjusting an STI step using a hydrofluoric acid containing solution in a state with a resist after a predetermined impurity is completely injected, so that a difference between the STI protruding amounts of the memory region and the logic region becomes approximately equal.例文帳に追加

素子分離としてのＳＴＩ形成後の半導体基板において、メモリ領域のメモリセル部に対するチャネルドープ工程をゲート酸化前に行い、所定の不純物注入完了後にレジスト付きの状態にてフッ酸含有の溶液によりＳＴＩ段差を調整するためウエットエッチングを行い、メモリ領域とロジック領域のＳＴＩ突き出し量の差が同程度になるようにした。 - 特許庁

A semiconductor memory device comprises a memory cell array 1 in which block is constituted of one or a plurality of memory cells being a unit of erasing data and which has a plurality of normal blocks BLK and a plurality of redundancy blocks RBLK, and a replacing circuit 7 replacing a defective block by the normal block when the number of defective blocks in the normal block BLK exceed the number of redundancy blocks RBLK.例文帳に追加

半導体記憶装置は、データ消去の単位となる１或いは複数のメモリセルからブロックが構成され、且つ複数のノーマルブロックＢＬＫと、複数のリダンダンシーブロックＲＢＬＫとを有するメモリセルアレイ１と、前記ノーマルブロックＢＬＫ内の不良ブロックの数が前記リダンダンシーブロックＲＢＬＫの数を超えた場合に、前記不良ブロックを前記ノーマルブロックに置き換える置換回路７とを含む。 - 特許庁

A leak current in standby of a transistor being non-operative as a circuit is reduced by dynamically varying voltage applied to a transistor so that voltage lower than original power source voltage required for operation is applied to a cell being not operated and voltage boosted to the original power source voltage is applied to the cell in operation, as voltage applied to transistors constituting a memory cell.例文帳に追加

メモリセルを構成するトランジスタへの印加電圧として、動作していないセルに対しては動作させる場合に必要な本来の電源電圧より低い電圧を印加し、動作させる際にはそのセルに対して本来の電源電圧まで上昇させて印加するように、トランジスタへの印加電圧をダイナミックに変化させて、回路的に非動作中のトランジスタでの待機時のリーク電流を削減する。 - 特許庁

The operation method includes: a step of implementing a first program operation and a first verifying operation for a memory cell until a cell with a threshold voltage higher than a first reference voltage occurs, and a step of implementing a second program operation and implementing a second verifying operation using a second reference voltage higher than the first reference voltage when the cell with the threshold voltage higher than the first reference voltage occurs.例文帳に追加

閾値電圧が第１基準電圧より高いセルが発生するまでメモリセルの第１プログラム動作及び第１検証動作を遂行する段階と、前記閾値電圧が前記第１基準電圧より高いセルが発生すれば、第２プログラム動作を実施し、前記第１基準電圧より大きい第２基準電圧を利用して第２検証動作を実施する段階と、を含むことを特徴とする。 - 特許庁

The electric fuse circuit includes a first nonvolatile memory cell connected to a first bit line, a second nonvolatile memory cell connected to a second bit line, a latch connected to the first bit line and the second bit line, and a bias current circuit supplying a bias current varied in response to a bias control signal during test operation to one of the first bit line and the second bit line through the latch.例文帳に追加

ここに提供される電気的なヒューズ回路は、第１ビットラインに接続された第１不揮発性メモリセルと、第２ビットラインに接続された第２不揮発性メモリセルと、前記第１ビットラインと前記第２ビットラインに接続されたラッチと、テスト動作の間のバイアス制御信号に応答して可変されるバイアス電流を前記ラッチを通じて前記第１ビットラインと前記第２ビットラインのうちのいずれか１つに供給するバイアス電流部とを含む。 - 特許庁

This nonvolatile semiconductor storage device has an electrically rewritable memory cell which is composed of a laminated floating gate and control gate on the semiconductor layer, and a plurality of threshold variable pulses having a stepwise high potentials with difference of a first voltage which is required for injecting one electron into the floating gate, are respectively impressed on the control gate of the memory cell during a predetermined period.例文帳に追加

本発明の不揮発性半導体記憶装置は、半導体層上に浮遊ゲートと制御ゲートとを積層して構成された電気的に書き換え可能なメモリセルと、前記浮遊ゲートに電子１つを注入するために要する第１の電圧であって、前記第１の電圧の開きをもって段階的に高い電位を有する複数のしきい値変動パルスをそれぞれ一定期間前記メモリセルの制御ゲートに印加することを特徴とする。 - 特許庁