「Memory Cell」に関連した英語例文の一覧と使い方(161ページ目) - Weblio英語例文検索

Each memory cell includes at least a first capacitor, a second capacitor, and a transistor serving as a switching element for controlling the supply, retention, and release of charges to, in, and from the first capacitor and the second capacitor.例文帳に追加

各メモリセルに、第１容量素子と、第２容量素子と、上記第１容量素子及び第２容量素子における電荷の供給、保持、放出を制御するためのスイッチング素子として機能するトランジスタと、を少なくとも有する。 - 特許庁

The semiconductor integrated circuit includes a plurality of input/output terminals for transmitting input/output data and a plurality of memory cell array areas to which bits of different in number among the input/output data are assigned, and addresses different from one another are assigned.例文帳に追加

入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。 - 特許庁

To provide a method for manufacturing a flash memory element wherein electrical characteristics of a common source line can be maintained uniformly, productivity and an yield can be improved by simplifying processes, and a cell size can be reduced.例文帳に追加

共通ソースラインの電気的特性を均一に維持させることができ、工程の単純化で生産性及び収率を向上させることができ、セルサイズを減少させることが可能なフラッシュメモリ素子の製造方法を提供する。 - 特許庁

The control part 21 of a simulation device 20 calculates a saturated steam pressure distribution in each calculation grid coordinate taking into consideration a Kelvin effect on the hole diameter in the fuel cell structure stored in a three-dimensional structure data memory part 23.例文帳に追加

シミュレーション装置２０の制御部２１は、３次元構造データ記憶部２３に記録された燃料電池の構造体における空孔径について、Kelvin効果を考慮して、各計算格子座標における飽和水蒸気圧分布を算出する。 - 特許庁

The critical voltage of the sensing transistor is lower than a voltage applied to a read bit line connected to a memory cell transistor to be read, and higher than a voltage obtained by reducing a predetermined voltage from the voltage applied to the read bit line.例文帳に追加

センシングトランジスタの臨界電圧は、読み出し対象メモリセルトランジスタに連結される読み出しビットラインに印加される電圧より低く、読み出しビットラインに印加される電圧から所定の電圧を減算した電圧より高い。 - 特許庁

Embedded conductive portions 87, 89 for the source and drain formed at a contact hole of source and drain regions of the transistor QN are formed simultaneously, when a local interconnection layer of the memory cell is formed, and have rectangular planes.例文帳に追加

トランジスタＱＮのソース／ドレイン領域のコンタクト孔に形成されているソース／ドレイン用埋込導電部８７，８９は、メモリセルのローカルインターコネクション層形成時に同時に形成されたものであり、長方形状の平面を有する。 - 特許庁

Further, on the write digit line WDL, a strengthening region 95 having a larger interconnection sectional area than a regular region 93 is provided between the regular region 93 corresponding to a layout region of a memory cell and a power source interconnection 90.例文帳に追加

さらに、ライトディジット線ＷＤＬ上において、メモリセルの配置領域に対応する定常部分９３と電源配線９０との間に、定常部分９３よりも配線断面積の大きい強化部分９５が設けられる。 - 特許庁

To read the stored data of a memory cell transistor 10 having a floating gate, this device is provided with a single gate-type reference transistor 20, a differential sense amplifier 30, and a gate voltage generating circuit 40 for generating the gate voltage of the reference transistor 20.例文帳に追加

浮遊ゲートを有するメモリセルトランジスタ１０の記憶データをリードするために、シングルゲート型のリファレンストランジスタ２０と、差動センスアンプ３０と、リファレンストランジスタ２０のゲート電圧を生成するためのゲート電圧発生回路４０とを設ける。 - 特許庁

When the concentration of the aqueous solution of methanol S can not be detected at starting, the fuel cell system 10 is started depending on the data of the concentration of the aqueous solution of methanol S stored in the memory 78.例文帳に追加

燃料電池システム１０は、起動時に濃度センサ６６がメタノール水溶液Ｓの濃度を正常に検出できないとき、メモリ７８に記憶された前回運転時のメタノール水溶液Ｓの濃度を示す濃度データに基づいて起動する。 - 特許庁

To enable sharing a row decoder decoding an address of a bock being an object of write-in and erasure of data by a plurality of memory cell arrays, in a NAND type EEPROM.例文帳に追加

本発明は、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、データの書き込みおよび消去の対象となるブロックのアドレスをデコードするロウデコーダを、複数のメモリセルアレイで共有できるようにすることを最も主要な特徴としている。 - 特許庁

In the nonvolatile storage circuit, each memory cell is coupled with one first bit line corresponding to a plurality of first bit lines, and each of two first bit lines is coupled with one corresponding first amplifier circuit via a selection circuit.例文帳に追加

不揮発記憶回路は、各々のメモリセルは複数の第１ビット線の対応する１つの第１ビット線に結合され、２つの第１ビット線の各々は選択回路を介して対応する１つの第１増幅回路に結合される。 - 特許庁

To provide a semiconductor memory such that power consumption is reduced by preventing the reduction of operation speed caused by reducing the drive capability of a cell transistor and of pre-charge capability, when power source voltage is lowered.例文帳に追加

本発明は、電源電圧を下げた場合のセルトランジスタの駆動能力低下、及びプリチャージ能力の低下による動作速度の低下を防止して、消費電力を低減する半導体記憶装置を提供することを目的とする。 - 特許庁

To provide a magnetoresistance effect element having a large MR change rate, and to provide a magnetic head assembly, a magnetic recorder/reproducer, and a memory cell array using the same, and a manufacturing method of a magnetoresistance effect element.例文帳に追加

本発明の実施形態によれば、劣化しにくく、ＭＲ変化率の大きい磁気抵抗効果素子、それを用いた磁気ヘッドアセンブリ、磁気記録再生装置、メモリセルアレイ、及び磁気抵抗効果素子の製造方法を提供することができる。 - 特許庁

Complementary bit lines /BL1, /BL2 or BL1, BL2, to which a memory cell is not connected, are selected en bloc according to the bit line short circuit signals BRS0, BRS1, fixed to pre-charge voltage VPR, and sealing of a write-in noise is conducted.例文帳に追加

ビット線ショート信号ＢＲＳ０、ＢＲＳ１に応じてメモリセルが接続されない相補ビット線／ＢＬ１、／ＢＬ２、あるいはＢＬ１、ＢＬ２を一括選択してプリチャージ電圧ＶＰＲに固定して書き込みノイズのシールド行う。 - 特許庁

A complementary F/F is operated automatically, if a memory cell is selected with a word line WL, and the electric charge of the source capacitors Capp and Capn connected to a source terminal is discharged to a pair of bit lines BL and /BL to conduct sense operations.例文帳に追加

メモリセルをワード線ＷＬで選択すれば、相補型Ｆ／Ｆが自動的に作動し、ソース端子に接続されたソースキャパシタＣapp及びＣapnの電荷を１対のビット線ＢＬ、／ＢＬに放電するセンス動作を行うことができる。 - 特許庁

To provide a material for a semiconductor device, which serves as a high dielectric material used for forming a gate insulation film of MOSFET and a high dielectric constant film for a capacitive element or the like of a memory cell (DRAM or the like), and the semiconductor device using the same.例文帳に追加

ＭＯＳＦＥＴのゲート絶縁膜やメモリセル（ＤＲＡＭなど）の容量素子などの高誘電率膜を形成するための高誘電率材料となる半導体デバイス用材料及びこれを用いた半導体デバイスを提供する。 - 特許庁

A column decode circuit and a sense amplifier control circuit 140 for controlling the activation of a sense amplifier are arranged on center cross circuit band CCCB#2 on the side face of a sense amplifier band SAB#2 shared by the memory cell arrays MA#1 and MA#2.例文帳に追加

メモリセルアレイＭＡ♯１，ＭＡ♯２に共有されるセンスアンプ帯ＳＡＢ♯２の側方のセンタークロス回路帯ＣＣＣＢ♯２には列デコード回路およびセンスアンプの活性化の制御を行なうセンスアンプ制御回路１４０を配置する。 - 特許庁

To provide a semiconductor device which can reduce the area occupied by a memory cell and suppress the influence of variations to minimum in the manufacturing process to ensure the stable operation of the semiconductor device.例文帳に追加

本発明は、半導体記憶装置に関し、メモリセルが占有する面積を減少し、且つ、製造プロセスのばらつきの影響を最小限に抑さえて安定した半導体記憶装置の動作を保証することを目的とする。 - 特許庁

After an electron is injected from a semiconductor substrate SUB of a memory cell to a floating gate FG to execute data writing, a gate voltage VG is set to -3V, and a source voltage VS, a drain voltage VD and a substrate voltage VWELL are set to 0V.例文帳に追加

メモリセルの半導体基板ＳＵＢからフローティングゲートＦＧに電子を注入してデータ書込を実行した後、ゲート電圧ＶＧを−３Ｖ、ソース電圧ＶＳとドレイン電圧ＶＤと基板電圧ＶＷＥＬＬを０Ｖにする。 - 特許庁

When the mobile communication terminal is failed to be located in the range of the detected public base station, meanwhile, the mobile communication terminal deletes the detected public base station from the adjacent cell information of the certain small-sized base station stored in the memory.例文帳に追加

一方、移動通信端末は、前記検出した公衆基地局への在圏に失敗した場合は、前記メモリに記憶した前記ある小型基地局の隣接セル情報から前記検出した公衆基地局を削除する。 - 特許庁

Then, the selective MISFET Qs of the DRAM memory cell region keep connecting holes 19 and 21, opened in the first sidewall spacers 14 in a self-aligned manner so that a junction is formed which connects a conductor 20 to a bit-line BL.例文帳に追加

次に、ＤＲＡＭのメモリセル領域の選択ＭＩＳＦＥＴＱｓにおいては接続孔１９，２１が第１サイドウォールスペーサ１４に対して自己整合で開口され、導電体２０およびビット線ＢＬの接続部が形成される。 - 特許庁

In the ferroelectric capacitor, the capacitor electrode film 7 connected to the via 6 formed on the source/drain region 2, and a ferroelectric film 8, are alternately repetitively formed in parallel with a semiconductor substrate 1 above the memory cell section.例文帳に追加

強誘電体キャパシタでは、メモリセル部上に半導体基板１に対して並行に、ソース／ドレイン領域２上に形成されるビア６に接続されるキャパシタ電極膜７と強誘電体膜８が交互に繰り返し形成される。 - 特許庁

A sense amplifier SA10 compares a current flowing in the memory cell MC selected in accordance with voltage generated by the voltage generation circuit with a current outputted from a reference current generation circuit 21 in verifying the threshold voltage.例文帳に追加

センスアンプＳＡ１０は、閾値電圧のベリファイ時に、電圧生成回路により生成された電圧に応じて選択されたメモリセルＭＣに流れる電流と、基準電流生成回路２１から出力される電流とを比較する。 - 特許庁

Each source for MISFETs is adjoined while being insulated on the surface of a semiconductor substrate 1 between the two MISFETs of the MISFET in a region AR1 configuring one memory cell and the MISFET adjacent to the MISFET.例文帳に追加

１メモリセルを構成する領域ＡＲ１のＭＩＳＦＥＴとそれに隣接したＭＩＳＦＥＴとの２つのＭＩＳＦＥＴの間で、ＭＩＳＦＥＴの各ソースは、半導体基板１の表面において、絶縁しつつ隣接する。 - 特許庁

In the memory chip 10, data are sequentially input to the plurality of data register areas 13a-13d, and the data are written to the corresponding cell array areas from the data register areas finishing the data input in the background.例文帳に追加

メモリチップ１０においては、複数のデータレジスタエリア１３ａ乃至データレジスタエリア１３ｄに順次データを入力していき、そのバックグランドで、データの入力が終了しているデータレジスタエリアから、対応するセルアレイエリアへデータを書き込む。 - 特許庁

A redundancy control circuit performs redundancy determination using the address signal from the address input circuit and outputs a redundancy determination result based on the redundancy determination signal indicating timing at which use of a redundancy memory cell is determined.例文帳に追加

冗長制御回路は、アドレス入力回路からのアドレス信号を用いて冗長判定を行い、冗長メモリセルの使用を判定するタイミングを指示する冗長判定信号に基づいて冗長判定結果を出力する。 - 特許庁

The logic circuit including an embedded DRAM achieves process integration by simultaneously forming a strap connecting a memory cell capacitor with a pass transistor, and a buried dielectric layer isolating logic transistor sources and drains from a substrate.例文帳に追加

埋込みＤＲＡＭを有する論理回路は、メモリセル・キャパシタをパス・トランジスタで接続するストラップと、論理トランジスタのソースおよびドレインを、基板から分離する埋込み誘電体層とを、同時に形成することによって、プロセスの一体化を実現する。 - 特許庁

It is possible to simultaneously access each memory cell of the arrays 11, 12, by selectively bringing any of the plurality of word lines WL 1 for the first port into an active state by a row decoder 16.例文帳に追加

行デコーダ１６によって複数の第１ポート用ワード線ＷＬ１のいずれかを選択的に活性状態にすることにより、１ポートメモリセルアレイ１１及び２ポートメモリセルアレイ１２のそれぞれのメモリセルに対する同時アクセスが可能である。 - 特許庁

The memory cell includes a first electrode 208, a second electrode 210, the storage material 212 positioned between the first electrode and the second electrode, and the nanocomposite insulator 218 contacting the storage material.例文帳に追加

メモリセルは、第１の電極２０８と、第２の電極２１０と、上記第１の電極および上記第２の電極の間に配置された記憶材料２１２と、上記記憶材料に接触しているナノコンポジット絶縁体２１８とを含む。 - 特許庁

The semiconductor integrated circuit device 10 includes a memory cell array 16 including a duplex area 161 and a non-duplex area 162, wherein the duplex area includes a duplex object area 161A and a duplex data area 161B.例文帳に追加

半導体集積回路装置（１０）は、二重化領域（１６１）と非二重化領域（１６２）とを含むメモリセルアレイ（１６）を含み、上記二重化領域は、二重化対象領域（１６１Ａ）と、二重化データ領域（１６１Ｂ）とを含む。 - 特許庁

To provide a reference circuit for a ferroelectric memory constituted to stabilize a reference level and to decrease the area of a layout by making it possible to share reference capacitors with cell array blocks adjacent to each other and to provide a method of driving the same.例文帳に追加

参照レベルを安定させ、且つ、参照キャパシタを隣り合うセルアレイブロックで共有できるようにしてレイアウトの面積を減らせるようにした強誘電体メモリの参照回路及びその駆動方法を提供する。 - 特許庁

In case the temperature is higher than that of the fuel cell at a steady operation, phase transformation of the shape-memory alloy takes place to make the second layer 12 contract, whereby a void ratio of the first layer 11 is to be larger.例文帳に追加

そして、燃料電池の定常運転時の温度よりも高い場合に、形状記憶合金の相変態が起きることで第２の層１２が縮むようにし、これにより、第１の層１１の空隙率が大きくなるようにする。 - 特許庁

A control gate portion (b) has a floating gate 7b which is formed in an N well layer 23 formed in a P-type semiconductor layer common to the memory cell portion (a) and capacity-coupled to the N well layer 23 via the gate oxide film 6b.例文帳に追加

コントロールゲート部ｂは、メモリセル部ａと共通のＰ型の半導体層内に形成されるＮウェル層２３内に形成され、ゲート酸化膜６ｂを介してＮウェル層２３に容量結合されるフローティングゲート７ｂを備える。 - 特許庁

A test mode (level 'H') is specified by a mode signal MOD, analog switches (SW) 18, 19 are turned off, a SW20 is turned on, semiconductor circuits of memory cell array 14 and the like are separated, and an input node 11 and an output node 17 are connected.例文帳に追加

モード信号ＭＯＤで試験モード（レベル“Ｈ”）を指定し、アナログスイッチ（ＳＷ）１８，１９をオフ、ＳＷ２０をオンにして、メモリセルアレイ１４等の半導体回路を切り離し、入力ノード１１と出力ノード１７の間を接続する。 - 特許庁

To provide a semiconductor storage device capable of rapidly and accurately specifying a fault address position of a physical memory cell from fault address information and a method for manufacturing the same, and to provide an optical recognition pattern and a method for using the same.例文帳に追加

不良アドレス情報から物理的なメモリセルの不良アドレス位置を迅速かつ正確に特定することのできる半導体記憶装置及びその製造方法及び光学認識パターン及びその使用方法を提供する。 - 特許庁

When the signal current is monitored, this circuit can compare the signal current with an average reference current in order to decide whether the selected memory cell (175) is in a first resistance state or a second resistance state.例文帳に追加

信号電流がモニタされると、この回路は、選択されたメモリセル（１７５）が第１の抵抗状態と第２の抵抗状態のいずれにあるかを判定するために、信号電流と平均基準電流を比較することができる。 - 特許庁

The integrated circuit memory cell is manufactured by forming an ohmic film on the surface of the upper part of a conductive structure so as to further extend from the structure along at least part of the side wall of an opening inside an insulating film.例文帳に追加

集積回路メモリセルは、導電性構造物の上部の表面上に、更に絶縁膜の内部の開口の側壁の少なくとも一部に沿って構造物から延長するようにオーミック膜を形成することで製造される。 - 特許庁

In data writing, data write currents ±Iw to be supplied to a bit line pair BLP are supplied as reciprocating currents flowing in different directions in bit lines BL and /BL, respectively in a selected memory cell column.例文帳に追加

データ書込時において、ビット線対ＢＬＰに供給されるデータ書込電流±Ｉｗは、選択されたメモリセル列において、ビット線ＢＬおよび／ＢＬをそれぞれ異なる方向に流れる往復電流として供給される。 - 特許庁

And data read out with a word line potential being that at the time of program verifying are compared with data read out with a refresh verifying potential, write-in is performed by a write-in circuit 16 for a memory cell in accordance with this compared result.例文帳に追加

そして、プログラムベリファイ時と同じワード線電位にて読み出されたデータと、リフレッシュベリファイ電位にて読み出されたデータとを比較し、この比較結果に応じてメモリセルに対して書き込み回路１６により書き込みを行う。 - 特許庁

The channel portion of the N-channel transistor A is used in common with a P-type drain 7a of the P-channel transistor B, and the channel portion of the P-channel transistor B is used in common with an N-type source 5b of the N-channel transistor A to make the memory cell highly integrable.例文帳に追加

ＮチャネルトランジスタＡのチャネル部とＰチャネルトランジスタＢのＰ型ドレイン７ａとを共用すると共に、ＰチャネルトランジスタＢのチャネル部とＮチャネルトランジスタＡのＮ型ソース５ｂとを共用することによって高集積化する。 - 特許庁

To provide a semiconductor device for reducing the transmission time of a data signal and reducing time for reading and writing the storage information of a memory cell, and further to speed up a system in which the semiconductor device is used.例文帳に追加

データ信号の伝送時間を短縮化し、メモリセルの記憶情報を読み出す時間や書き込む時間を短くすることができる半導体装置を提供し、さらにこの半導体装置を用いたシステムの高速化を図る。 - 特許庁

To realize a DRAM which is provided with a plurality of discrete operation circuits performing an access operation to a memory cell array in accordance with the detected transition of an input signal and which prevents a critical malfunction from occurring even though a glitch takes place in the input signal.例文帳に追加

入力信号の遷移の検出に応じてメモリセルアレイへのアクセス動作を行う複数の個別動作回路とを備え、入力信号にグリッチが発生しても致命的な誤動作が発生しないＤＲＡＭの実現。 - 特許庁

The unit cell of the nonvolatile memory device includes: an antifuse having a first terminal coupled between an input terminal and an output terminal; and a first switching unit coupled between a second terminal of the antifuse and a ground voltage terminal.例文帳に追加

入力端と出力端との間に第１端が接続したアンチヒューズと、前記アンチヒューズの第２端と接地電圧端との間に接続された第１スイッチ手段とを備える不揮発性メモリ装置の単位セルを提供する。 - 特許庁

A NAND cell is constituted by connecting a plurality of memory transistors in series, connecting one end to a bit line BL through a gate transistor SG2, and connecting the other end to a common source line SL through a selection gate transistor SG2.例文帳に追加

メモリトランジスタが複数個直列接続され、一端が選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端が選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＬに接続されてＮＡＮＤセルが構成される。 - 特許庁

To disclose such a technology that a data maintaining (Retention) property can be improved without losing a refresh information even when a power source is OFF state, by applying 1T-FET type (1 transistor-Field Effect Transistor Type) ferroelectric memory cell having nonvolatile property to DRAM.例文帳に追加

本発明は、不揮発性特性を有する1T-FET型(1 transistor-Field Effect Transistor Type)強誘電体メモリセルをDRAMに適用して電源のオフ時にもリフレッシュ情報を失わず、データ維持(Retention)特性を向上させることができるようにする技術を開示する。 - 特許庁