「Memory Cell」に関連した英語例文の一覧と使い方(162ページ目) - Weblio英語例文検索

The large capacity multi-port cache memory having random access band width, to which parallel access from plural ports are enabled and suitable for use for the most advanced microprocessor with low probability of the erroneous cache is easily provided since the multi-port cache memory is formed by using one port cell block suitable for capacity increase as the component.例文帳に追加

本発明のマルチポートキャッシュメモリは、大容量化に適した１ポートセルブロックを構成要素として形成されるため、高いランダムアクセスバンド幅を有し、複数のポートからの並列アクセスが可能で、かつ、キャッシュミスの確率が小さい最先端のマイクロプロセッサへの使用に適した大容量のマルチポートキャッシュメモリを容易に提供することが可能になる。 - 特許庁

This semiconductor memory comprises a data access path for a memory cell, a signal driving circuit driving a signal line on the data access path, a dummy path simulating the data access path, and a dummy driving circuit simulating the driving circuit, load of the dummy path is less than that of the data access path, driving capability of the dummy driving circuit is less than that of the signal driving circuit.例文帳に追加

半導体記憶装置は、メモリセルに対するデータアクセス経路と、データアクセス系路上の信号線を駆動する信号駆動回路と、データアクセス経路を模擬するダミー経路と、駆動回路を模擬するダミー駆動回路を含み、ダミー経路はデータアクセス経路より負荷が小さく、ダミー駆動回路は信号駆動回路より駆動能力が小さい - 特許庁

The three-dimensionalic coordinate converter 34 converts the reception intensity signal Sb into a signal which represents it by the length of a straight line as a height of a target, along with converting the XY coordinate values into XY coordinate values of the law of perspective representation, and they are stored in a memory cell of a three-dimensional picture image memory 341 designated by the converted XY coordinate values.例文帳に追加

前記三次元的座標変換器３４は、前記ＸＹ座標値を遠近透視表示法のＸＹ座標値に変換するとともに、受信強度信号Ｓｂを物標の高さとして直線の長さで示す信号に変換して三次元画像メモリ３４１の前記変換されたＸＹ座標値で指定されるメモリセルに記憶する。 - 特許庁

When it is in a burst mode, an address decoder 50 outputs internal address signals AN and ANB and block coding signals ANI-I and ANO-I, the data of plural memory cells connected to a same word lines W/L of memory cell blocks 61 to 64 are simultaneously read and a multiplexer 100, which is controlled by a decoding signal COS from a counter 40, successively outputs the data to the external.例文帳に追加

バーストモード時には、アドレスデコーダ５０が内部アドレス信号ＡＮ，ＡＮＢ及びブロックコーディング信号ＡＮＩ＿Ｉ，ＡＮＯ＿Ｉを出力することにより、メモリセルブロック６１〜６４の同じワードラインＷ／Ｌに接続する複数のメモリセルのデータが同時にリードされ、カウンタ４０からのデコーディング信号ＣＯＳにより制御されるマルチプレクサー１００により順次外部に出力される。 - 特許庁

When charging the memory pack 10 in a charging chamber of a camera 12, terminals 66 of the memory pack 10 are connected to terminals 79 of a connector 77 exposed in the charging chamber, and a check valve 70 is pressed by a tube 72 and is opened, so that the fuel tank 64 is communicated with the fuel cell 74 of the camera 12 through the tube 72.例文帳に追加

メモリーパック１０をカメラ１２の装填室に装填すると、メモリーパック１０の端子６６が装填室に露出しているコネクタ７７の端子７９に接続されるとともに、逆止弁７０がチューブ７２に押されて開放されることにより、チューブ７２を介してカメラ１２の燃料電池７４に燃料タンク６４が連通される。 - 特許庁

The page buffer circuit includes a sense amplification unit, configured to compare a reference voltage with a bit line voltage changed, based on a program state of a selected memory cell connected to the bit line of a selected memory block and to amplify a sensing node based on a difference, and a plurality of latch circuits configured to latch program verification data according to the voltage level of the sensing node.例文帳に追加

基準電圧と、選択されたメモリブロックのビットラインに連結された選択されたメモリセルのプログラム状態によって変更されるビットライン電圧を比較し、その差によってセンシングノ−ドを増幅するセンシング増幅部と、前記センシングノ−ドの電圧レベルによってプログラム検証データをラッチする複数のラッチ回路と、を含む。 - 特許庁

In the nonvolatile memory which carries out write/erasure by changing the total charge amount by injecting electrons and holes into a silicon nitride film which makes up a charge storage layer, the gate electrode of a memory cell is made up of a two-layer film of a non-doped polysilicon layer 54 and a metal material electrode layer 59 in order to highly efficiently carry out charge injection from the gate electrode.例文帳に追加

電荷蓄積層を構成する窒化シリコン膜に電子および正孔を注入し、トータルの電荷量を変えることによって書き込み・消去を行う不揮発性メモリにおいて、ゲート電極からの電荷注入を高効率で行うために、メモリセルのゲート電極を、ノンドープのポリシリコン層５４とメタル材料電極層５９の２層膜で構成する。 - 特許庁

The insulating film is properly used as a capacitive insulating film in a semiconductor device comprising a memory cell including a capacitor element having the capacitive insulating film between an upper electrode and a lower electrode, or as an intergate insulating film in a semiconductor device comprising a nonvolatile memory device having the intergate insulating film between a control gate electrode and a floating gate electrode.例文帳に追加

例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。 - 特許庁

A semiconductor memory device has a control circuit in which reading operation for determining the resistance state of a variable resistive element VR is executed by applying a prescribed voltage to the selected memory cell MC arranged at the crossing part of a selected bit line BL and a selected word line WL and by detecting a current Icell flowing in the selected bit line BL.例文帳に追加

半導体記憶装置は、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電圧を印加して、選択されたビット線ＢＬに流れる電流Ｉｃｅｌｌを検知することにより、可変抵抗素子ＶＲの抵抗状態を判定する読み出し動作を実行する制御回路を備える。 - 特許庁

A resistance variation memory includes: a first conductive line L2(i) extending to a first direction; a second conductive line L3(j) extending to a second direction intersecting with the first direction; and a cell unit CU2 comprising a memory element 17 and rectifying elements 13, 14, 15 connected in series between the first conductive line and the second conductive line.例文帳に追加

本発明の例に係わる抵抗変化メモリは、第一方向に延びる第一導電線Ｌ２（ｉ）と、第一方向に交差する第二方向に延びる第二導電線Ｌ３（ｊ）と、第一導電線と第二導電線との間に直列接続されるメモリ素子１７及び整流素子１３，１４，１５から構成されるセルユニットＣＵ２とを備える。 - 特許庁

The ferroelectric memory has a transistor 7 having a pair of source/drain regions 3 and 4, a lower electrode 9 connected to the source and drain regions 3 of the transistor 7, a ferroelectric layer 10 formed on the lower electrode 9, and a memory cell 50 including a bit line 11 formed on the ferroelectric layer 10.例文帳に追加

この強誘電体メモリは、一対のソース／ドレイン領域３および４を有するトランジスタ７と、トランジスタ７のソース／ドレイン領域３および４に接続された下部電極９と、下部電極９上に形成された強誘電体層１０と、強誘電体層１０上に形成されたビット線１１とを含むメモリセル５０とを備えている。 - 特許庁

To enhance the capacitor characteristics by preventing scratch of a lower electrode due to CMP, and ensuring uniformity of the thickness of a capacity insulating film in the memory cell array and in the lower electrode, in the manufacturing method of a semiconductor memory device in which the capacity insulating film of ferroelectric, or the like, is formed as a component of a capacitor by application of a liquid material.例文帳に追加

半導体記憶装置のキャパシタの構成要素として、強誘電体等の容量絶縁膜を液状材料の塗布により形成する製造方法において、ＣＭＰによる下部電極へのスクラッチ防止と、容量絶縁膜膜厚のメモリセルアレイ内、下部電極内での均一性を実現し、キャパシタ特性を向上させる。 - 特許庁

This memory device is provided with a pair of bit lines BLT/ BLB extending in a prescribed direction, a word line WL arranged to intersect with the pair of bit lines, and a memory cell 41 arranged between the pair of bit lines BLT/BLB and the word line WL and consisting of only two ferromagnetic capacitors 42a and 42b.例文帳に追加

このメモリ装置は、所定の方向に延びる１組のビット線対ＢＬＴ／ＢＬＢと、ビット線対ＢＬＴ／ＢＬＢと交差するように配置されたワード線ＷＬと、ビット線対ＢＬＴ／ＢＬＢとワード線ＷＬとの間に配置され、２つの強誘電体キャパシタ４２ａおよび４２ｂのみからなるメモリセル４１とを備えている。 - 特許庁

This ferroelectric memory is provided with a transistor 10 having a source region 1 and a drain region 2, electrodes 4 and 5 respectively connected to the source region 1 and the drain region 2, a ferroelectric film 6 formed on the electrodes 4 and 5, and a memory cell which includes a floating electrode 7 formed on the film 6.例文帳に追加

この強誘電体メモリは、ソース領域１およびドレイン領域２を有するトランジスタ１０と、ソース領域１およびドレイン領域２にそれぞれ接続された電極４および５と、電極４および５上に形成された強誘電体膜６と、強誘電体膜６上に形成されたフローティング電極７とを含むメモリセルを備えている。 - 特許庁

In an NAND type flash memory 1, respective control electrodes of a first selection transistor 22 of a plurality of memory cell units 20 adjoining in the extending direction of a data line 50 are united to form a first selection signal line 71, and respective control electrodes of a second selection transistor 23 are united to form a second selection signal line 72.例文帳に追加

ＮＡＮＤ型フラッシュメモリ１において、データ線５０の延在方向に隣接する複数個のメモリセルユニット２０の第１の選択トランジスタ２２の各々の制御電極を一体化し第１の選択信号線７１を構成し、第２の選択トランジスタ２３の各々の制御電極を一体化し第２の選択信号線７２を構成する。 - 特許庁

The nonvolatile semiconductor memory device includes a plurality of unit cell arrays MAT00-11 having memory cells MC including bit lines BL and word lines WL and variable resistance elements VR which are arranged at respective cross parts of the bit lines BL and word lines WL, which are electrically re-writable, and of which the resistance values are stored as data in a nonvolatile state.例文帳に追加

不揮発性半導体記憶装置は、ビット線ＢＬ及びワード線ＷＬ、並びにビット線ＢＬ及びワード線ＷＬの各交差部に配置された電気的に書き換え可能で抵抗値をデータとして不揮発に記憶する可変抵抗素子ＶＲを含むメモリセルＭＣを有する複数の単位セルアレイＭＡＴ００〜１１を備える。 - 特許庁

In the semiconductor device having an SRAM consisting of a plurality of memory cells 50, path gate transistors Q5, Q6 constituting each memory cell 50 are each a bulk transistor (directly formed on a silicon substrate), and the other transistors Q1-Q4 are each an SOI transistor (formed on an Si layer of an SOI structure partially formed on the silicon substrate).例文帳に追加

複数のメモリセル５０からなるＳＲＡＭを有する半導体装置であって、メモリセル５０を構成するパスゲートトランジスタＱ５，Ｑ６は（シリコン基板に直接形成された）バルクトランジスタであり、それ以外のトランジスタＱ１〜Ｑ４は（シリコン基板に部分的に形成されたＳＯＩ構造のＳｉ層に形成された）ＳＯＩトランジスタである。 - 特許庁

To provide a nonvolatile memory configured to eliminate the failure accompanying writing by eliminating the need for writing information to a reference voltage generation circuit and to prevent a change in characteristics with lapse of time without losing the advantage that follows up the fluctuation in the memory cell characteristics by the variation in reference voltage in manufacturing.例文帳に追加

基準電圧発生回路に情報を書き込むことを不要にすることで書込に伴う不具合を解消するとともに、基準電圧が、製造上のばらつきによるメモリセル特性の変動に追従する利点を失うことなく、経時的な特性の変化を防止できるようにした不揮発性メモリを提供することを目的とする。 - 特許庁

Furthermore, this device has a forward bias voltage supply means (row bias circuit) 21, which supplies a forward bias voltage having a voltage value reducing an off-leak current from an unselected cell to the gate electrodes of the unselected memory transistors M12 and M22 among the memory transistors M11 to M22, in the direction of the forward bias to the channel formation region.例文帳に追加

読み出し時に、複数のメモリトランジスタＭ１１〜Ｍ２２のうち非選択のメモリトランジスタＭ１２，Ｍ２２のゲート電極に、チャネル形成領域に対し順バイアスとなる方向で、かつ、非選択セルからのオフリーク電流を低減する電圧値の順バイアス電圧を供給する順バイアス電圧供給手段（行バイアス回路）２１を有する。 - 特許庁

A semiconductor memory device is constituted so that main bit lines 31 or main word lines 32 are arranged so as to cross perpendicularly to bit lines 22 or word lines 29 and a main bit line selector 35 or a main word line selector 38 is arranged at the outside of a memory cell array 16 for selecting a main bit line or a main word line.例文帳に追加

ビット線２２またはワード線２９に直交するようにメインビット線３１またはメインワード線３２を配置して、メインビット線またはワードビット線を選択するためのメモリセルアレイ１６の外側にメインビット線セレクタ３５またはメインワード線セレクタ３８をメモリセルアレイの外側に配置するように、半導体記憶装置１０を構成する。 - 特許庁

This circuit is a PROM integrated circuit using poly-silicon fuse technology, when a poly-silicon fuse resistor 21 is adapted to a conventional PROM memory cell 17 as it is, as the element area of the poly-silicon fuse resistor 21 is larger than that of a zener diode element, though NPN transistors 2, 3 are miniaturized, effect of miniaturization is less in a whole memory.例文帳に追加

ポリシリコンヒューズ技術を用いたＰＲＯＭ集積回路に関するものであり、ポリシリコンヒューズ抵抗２１をそのまま従来のＰＲＯＭメモリーセル１７に適用すると、ポリシリコンヒューズ抵抗２１の方がツェナーダイオード素子よりも素子面積が大きいためＮＰＮトランジスタ２，３は小型化してもメモリー全体では小型化の効果が少なかった。 - 特許庁

The semiconductor memory comprises a memory cell 10 having a data storage unit 20 for storing data, and a transfer gate unit having a first conductive MOSFT 12 for writing and reading data in and from the data storage unit, and an electric potential is applied in accordance with data which is stored in the data storage unit as board bias of the MOSFET.例文帳に追加

データが記憶されるデータ記憶部２０と、データをデータ記憶部に書込むためおよびデータ記憶部からデータを読出すための、第１導電型のＭＯＳＦＥＴ１２を有するトランスファゲート部とを有するメモリセル１０を備え、ＭＯＳＦＥＴの基板バイアスとしてデータ記憶部に記憶されたデータに応じた電位が印加されているように構成されている。 - 特許庁

In a boosting potential generating circuit provided with a capacitive MOS transistor and a transfer MOS transistor and used for a DRAM comprising memory cells, a boosting potential generating circuit of small area and large capacitance can be realized by making a gate insulation film of the capacitive MOS transistor a thinner film than a gate insulation film of a MOS transistor constituting a memory cell.例文帳に追加

容量ＭＯＳトランジスタとトランスファＭＯＳトランジスタとを備え、メモリセルを含むＤＲＡＭに使用される昇圧電位発生回路において、容量ＭＯＳトランジスタのゲート絶縁膜を、メモリセルを構成するＭＯＳトランジスタのゲート絶縁膜の膜厚よりも薄い膜厚にすることにより、小面積で大容量の昇圧電位発生回路を実現する。 - 特許庁

To provide the device structure of a superconducting random access memory of ultra high speed and a large scale, of which the high temperature process can be employed for most of manufacturing processes, a memory cell can be miniaturized, an inductance can be efficiently formed on a DC bias current supply line, and a magnetic field is not affected by the bias current.例文帳に追加

大部分の製造工程に高温プロセスを採用することができ、また、メモリセルの小型化が可能であり、さらに、直流のバイアス電流供給線路に効率的にインダクタンスを形成でき且つこのバイアス電流による磁場の影響を受けない、超高速で、大規模な、超伝導ランダムアクセスメモリのデバイス構造を提供する。 - 特許庁

The non-volatile semiconductor memory device includes a memory cell, having a self-aligned two-layer gate structure which includes a gate insulating film formed on a semiconductor substrate, a first conductor 3 serving as a floating gate layer, a second conductor 7 serving as a control gate layer, and an insulation film 6 for electrically insulating the first conductor and the second conductor.例文帳に追加

不揮発性半導体記憶装置は、半導体基板上に形成された、ゲート絶縁膜と、浮遊ゲート層となる第１の導電体３と、制御ゲート層となる第２の導電体７と、第１の導電体と前記第２の導電体を電気的に絶縁する絶縁膜６と、からなる自己整合的な二層ゲート構造を有するメモリセルを含む。 - 特許庁

This device is provided with predecoders (3A, 3B) predecoding an applied address signal, address latch circuits (4A, 4B) latching respectively output signals of these predecoders, and decode circuit (5A, 5B) decoding respective output signals of the address latch circuits and performing memory cell selection operation in a corresponding memory block (MBA, MBB).例文帳に追加

メモリブロック（ＭＢＡ，ＭＢＢ）それぞれに対応して、与えられたアドレス信号をプリデコードするプリデコーダ（３Ａ，３Ｂ）と、これらのプリデコーダの出力信号をそれぞれラッチするアドレスラッチ回路（４Ａ，４Ｂ）と、アドレスラッチ回路それぞれの出力信号をデコードして対応のメモリブロックにおいてメモリセル選択動作を行なうデコード回路（５Ａ，５Ｂ）とを設ける。 - 特許庁

N-channel type memory cell selecting MISFETs, having gate electrodes 9A (word lines WL) using a p^+ poly-SiGe film 9p are formed in a memory array, and n-channel MISFETs, having gate electrodes 9B using an n^+ poly-SiGe film 9n and p-channel MISFETs, having gate electrodes 9C using the p^+ poly-SiGe film 9p, are formed.例文帳に追加

ｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ａ（ワード線ＷＬ）に用いたｎチャネル型のメモリセル選択用ＭＩＳＦＥＴをメモリアレイに形成し、ｎ^^+ポリＳｉＧｅ膜９ｎをゲート電極９Ｂに用いたｎチャネルＭＩＳＦＥＴおよびｐ^+ポリＳｉＧｅ膜９ｐをゲート電極９Ｃに用いたｐチャネルＭＩＳＦＥＴを形成する。 - 特許庁

The nonvolatile memory cell comprises a gate electrode formed on a semiconductor layer through a gate insulation film, a channel region arranged under the gate electrode, a diffusion region arranged at both sides of the channel region and having a channel region and a reverse conduction type, and a memory function object having a function holding electric charges formed at the both sides of the gate electrode.例文帳に追加

不揮発性メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下に配置されたチャネル領域と、チャネル領域の両側に配置され、チャネル領域と逆導電型を有する拡散領域と、ゲート電極の両側に形成され、電荷を保持する機能を有するメモリ機能体とからなる。 - 特許庁

Receiving a read command or a write command of a page and a corresponding page address, the page selection circuit selects a most recently given row designation command, the row address and plural memory cells which are isolated from each other within the page represented by the given page address in the memory cell group selected by the column designation command and column command at the same time.例文帳に追加

ページ選択回路は、ページ単位での読出しコマンドまたは書き込みコマンドと、対応するページアドレスとが与えられると、その直前に与えられた行指定コマンド、行アドレス、列指定コマンドおよび列コマンドにより選択されたメモリセル群の中で、与えられたページアドレスで示すページ内の互いに離隔された複数のメモリセルを、同時に選択する。 - 特許庁

By electrically connecting an n-channel type MISFETQs in the direct peripheral circuit arranged in close to a memory array and a common source line PN_1 via a pad layer 16 composed of the same conductive film as that of a storage electrode 15 of the memory cell, the aspect ratio of a contact hole 22 formed at the upper part of the pad layer 16 is reduced.例文帳に追加

メモリアレイに近接して配置した直接周辺回路のｎチャネル型ＭＩＳＦＥＴＱｓと共通ソース線ＰＮ_１との接続を、メモリセルの蓄積電極１５と同一の導電膜で構成したパッド層１６を介して電気的に接続することにより、パッド層１６の上部に形成するコンタクトホール２２のアスペクト比を小さくする。 - 特許庁

A memory device area 133 on a silicon board 101 is provided with a memory cell capacitor 135 comprising a lower electrode 126 of cylindrical structure, a capacitive insulating film 128, and an upper electrode 131, while a monitor device area 134 is provided with a monitor capacitor 136 comprising a lower electrode 127 of planar structure, the capacity insulating film 128, and an upper electrode 132.例文帳に追加

シリコン基板１０１のメモリ素子領域１３３には、円筒型構造である下部電極１２６、容量絶縁膜１２８、上部電極１３１からなるメモリセルキャパシタ１３５を設け、モニター素子領域１３４には、平面型構造である下部電極１２７、容量絶縁膜１２８、上部電極１３２からなるモニター用キャパシタ１３６を設けている。 - 特許庁

Data read through a main bit line MBL from a memory block 2 having a memory cell array constituted of a dynamic type storage element are amplified by a sense amplifier circuit and latched by a latch circuit 12, and only one of outputs from a plurality of tristate buffers 13 to receive the output of the latch circuit is set so as to become a state to be outputted.例文帳に追加

ダイナミック型記憶素子からなるメモリセルアレイを有するメモリブロック２からメインビット線ＭＢＬを通して読み出されるデータを、センスアンプ回路１１で増幅してラッチ回路１２でラッチし、ラッチ回路の出力を入力とする複数のトライステートバッファ１３からの出力のうち、一つのみを出力可能状態に設定する。 - 特許庁

The semiconductor storage device is provided with: memory cell arrays MA including a plurality of mutually parallel word lines WL; a plurality of mutually parallel bit lines BL formed so as to cross the word lines WL; and memory cells MC which are arranged at intersections with the word lines WL and the bit lines BL and each of which has a variable register VR and a diode Di connected thereto serially.例文帳に追加

半導体記憶装置は、互いに平行な複数のワード線ＷＬと、ワード線ＷＬと交差するように形成された互いに平行な複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬとの各交差部に配置され、可変抵抗素子ＶＲとダイオードＤｉとが直列接続されたメモリセルＭＣを含むメモリセルアレイＭＡとを備える。 - 特許庁

When data are written in either of memory cells selected commonly in one read-word-line RWL0, even if the read-word-line RE10 is activated, both levels of the read-bit lines are not reduced to a ground potential by the bit line load circuit 2, so that loads are relieved in both of discharge and charge operation of transistors in a memory cell.例文帳に追加

１つのリードワード線ＲＷＬ０で共通に選択されるメモリセルのうちの一方にデータが書込まれる場合、リードワード線ＲＷＬ０が活性化されてもリードビット線のレベルは、ビット線負荷回路２により、いずれも接地電位までは低下しないため、メモリセル中のトランジスタの放電および充電動作とも、その負荷が軽減される。 - 特許庁

This nonvolatile semiconductor memory 10 is provided with: a nonvolatile memory cell 11 for storing complementary data; a complementary bit line where a potential appears according to each complementary data during a reading operation; a sense amplifier circuit 13 for sensing the complementary data based on the potential of the complementary bit line; and a bit line charge circuit 16 connected to the complementary bit line.例文帳に追加

本発明に係る不揮発性半導体メモリ１０は、相補データを記憶する不揮発性メモリセル１１と、読み出し動作時に相補データのそれぞれに応じた電位が現れる相補ビット線と、相補ビット線の電位に基づいて相補データをセンスするセンスアンプ回路１３と、相補ビット線に接続されたビット線チャージ回路１６と、を備える。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

This method for manufacturing an NAND flash memory element includes a step for providing a semiconductor substrate where a drain select transistor DSL, a source select transistor SSL, and memory cell transistors connected in series between them are formed; and a step for forming an oxide film in the surface of the semiconductor substrate at both sides of the gate of the source select transistor.例文帳に追加

ドレイン選択トランジスタＤＳＬ、ソース選択トランジスタＳＳＬおよびこれらの間に直列に連結されたメモリセルトランジスタが形成された半導体基板を提供する段階と、前記ソース選択トランジスタのゲート両側の半導体基板の表面内に酸化膜を形成する段階とを含む、ＮＡＮＤフラッシュメモリ素子の製造方法を提供する。 - 特許庁

To disclose a technology for amplifying the sensing voltage level of cell data by utilizing a CMOS threshold voltage reference especially in a main bit line and deciding the cell data at the time of application of a reference timing strobe on a basis of a time axis, regarding a nonvolatile ferroelectric memory device having a timing reference control function and a method for controlling the same.例文帳に追加

本発明はタイミングレファレンス制御機能を有する不揮発性強誘電体メモリ装置及びその制御方法に関し、特にメインビットラインにおいてＣＭＯＳしきい値電圧レファレンスを利用してセルデータのセンシング電圧レベルを増幅し、時間軸を基準にレファレンスタイミングストローブの印加時点でセルデータを判定することができるようにする技術を開示する。 - 特許庁

In the contact program type mask ROM where the drain contact of a part of cell transistors in a memory cell array is connected to a bit line 1 through a repeating pattern 3 and a via plug 2, adjacent via plugs are connected to a bit-line direction wiring layer 3a in common when a plurality of via plus connected to the same bit line are continuously adjacent in the bit line direction.例文帳に追加

メモリセルアレイにおける一部のセルトランジスタのドレインコンタクトが中継用パターン部３とビアプラグ２を経てビット線１に接続されるコンタクトプログラム方式のマスクROM において、同一ビット線に接続される複数のビアプラグがビット線方向に連続して隣り合う場合に、隣り合うビアプラグがビット線方向の配線層３ａにより共通に接続されている。 - 特許庁

A floating gate electrode 9 constituting a memory cell M comprising one transistor type cell is provided with a simple cross-section shape I of a single electrode material, and in order to increase the capacity with a control gate electrode 11, the control gate electrode 11 is provided with such cross-section shape II as to cover the side surface of the floating gate electrode 9.例文帳に追加

１トランジスタ型のセルで構成されたメモリセルＭを構成する浮遊ゲート電極９を単一電極材料で構成された単純な断面Ｉ形状とし、制御ゲート電極１１との容量の増大を図るべく、制御ゲート電極１１をその浮遊ゲート電極９の側面をも覆うように断面Π形状とした。 - 特許庁

Each of the memory cells 20 contains a pillar 40 which is composed of a lower source/drain region 42 for a cell access transistor electrically connected to the connecting line 23, an upper source/drain region 44 for the cell access transistor, and at least one channel region 46 extending in the vertical direction between the lower source/drain region 42 and the upper source/drain region 44.例文帳に追加

各メモリセル２０は、接続線２３に電気的に接続された、セルアクセストランジスタのための下部ソース／ドレイン領域４２と、セルアクセストランジスタのための上部ソース／ドレイン領域４４と、下部ソース／ドレイン領域４２および上部ソース／ドレイン領域４４の間に垂直方向に延在する少なくとも１つのチャネル領域４６と、からなるピラー４０を含む。 - 特許庁

In this DMD(digital micromirror device), an SRAM(static random access memory) 12 is monolithically formed on the principal surface of a silicon substrate 10 as an address circuit for one cell, and a reflection type digital optical switch or an optical modulation element 16 for one cell made of a metal with three layers such as aluminum is monolithically formed on the SRAM12 through an oxide film 14.例文帳に追加

このＤＭＤにおいては、シリコン基板１０の主面に１セル分のアドレス回路としてＳＲＡＭ１２がモノシリックに形成されるとともに、このＳＲＡＭ１２の上に酸化膜１４を介して三層の金属たとえばアルミニウムからなる１セル分の反射型ディジタル光スイッチまたは光変調素子１６がモノシリックに形成されている。 - 特許庁

In the auxiliary cell array 2, write-in and read-out of 1/2 VBLH is performed for the memory cell, decision by majority of sense output of an auxiliary sense amplifier circuit 9 is performed by a decision by majority circuit 11, a high level potential VDWLH supplied to a dummy word line driving circuit 5 is generated by a VDWLH generating circuit 13 in accordance with the result.例文帳に追加

補助セルアレイ２において、メモリセルに１／２ＶＢＬＨの書き込みと読み出しを行い、多数決回路１１により補助センスアンプ回路９のセンス出力の多数決をとって、その結果に応じてＶＤＷＬＨ発生回路１３によりダミーワード線駆動回路５に供給される高レベル電位ＶＤＷＬＨを発生させる。 - 特許庁

Further, the semiconductor storage device includes a memory control section, which includes a control section which instructs to form one symbol, which is data held in said storage cell controlled by the same said cell peripheral circuit and a unit for creating an error correction code and an encoding section that creates an error correction code for the symbol formed based on an instruction from said control section.例文帳に追加

さらに、同一の前記セル周辺回路により制御される前記記憶セルに保持されるデータで、誤り訂正符号を生成する単位である１シンボルを形成するよう指示する制御部と、前記制御部の指示に基づいて形成したシンボルに対する誤り訂正符号を生成する符号化部と、を備えるメモリ制御部、を備える。 - 特許庁

Each memory cell 20 includes a pillar 40, electrically connected with the connection wire 23, comprising a lower source/drain region 42 for a cell access transistor, upper source/drain region 44 for the same, and at least one channel region 46 extending therebetween in a vertical direction.例文帳に追加

各メモリセル２０は、接続線２３に電気的に接続された、セルアクセストランジスタのための下部ソース／ドレイン領域４２と、セルアクセストランジスタのための上部ソース／ドレイン領域４４と、下部ソース／ドレイン領域４２および上部ソース／ドレイン領域４４の間に垂直方向に延在する少なくとも１つのチャネル領域４６と、からなるピラー４０を含む。 - 特許庁