「Memory Cell」に関連した英語例文の一覧と使い方(165ページ目) - Weblio英語例文検索

To obtain a magnetic memory cell, having stable characteristics by deciding a suitable critical crystal grain size which does not bring about undesirable unevenness at an MR ratio or in a pinning magnetic field or the like and applying the crystal grain size to a crystal grain size control of a ferromagnetic film.例文帳に追加

ＭＲ比やピン止め磁界などに望ましくない不均一を生じさせることのない適切な臨界結晶粒径を決定し、それを強磁性膜の結晶粒径制御に適用することにより、安定した特性の磁気メモリ素子を得る。 - 特許庁

Thus, three kinds of states where both of the MTJ elements 1 and 2 are low resistance, either of them is low resistance, or both of them are high resistance can be created, so that data of 3 values can be handled on 1 memory cell to improve recording density.例文帳に追加

それにより、ＭＴＪ素子１，２がいずれも低抵抗、いずれかが低抵抗、いずれも高抵抗の３種類の状態を作り出すことができ、１メモリセルで３値のデータを取り扱うことが可能になり、記録密度の向上を図ることができる。 - 特許庁

A column side decoder 25 of a serial EEPROM 21 is provided with inverters 27, 28, when batch write-in/erase of data is performed for a memory cell 22, timing at which a batch erase/write-in signal IN is outputted to level shifters 8A-8H respectively is varied.例文帳に追加

シリアルＥＥＰＲＯＭ２１のカラム側デコーダ２５にインバータ２７，２８を備えて、メモリセル２２に対してデータの一括書込み／消去を行う場合に、レベルシフタ８Ａ〜８Ｈに一括消去／書込み信号ＩＮを出力するタイミングを夫々変化させる。 - 特許庁

Voltage difference between VPPL and VARY is assumed to constant, and adjusted higher than a threshold value of MOS constituting the pre-charge circuit, and voltage difference between VPPH and VARY is assumed to constant, and adjusted higher than a threshold value of MOS constituting a memory cell.例文帳に追加

ＶＰＰＬとＶＡＲＹとの電圧差は一定とし、プリチャージ回路を構成するＭＯＳのしきい値より高く調整し、ＶＰＰＨとＶＡＲＹとの電圧差は一定とし、メモリセルを構成するＭＯＳのしきい値より高く調整する。 - 特許庁

After a bus charging transistor 3 is conducted based on a bus charging pulse P, and the data bus 2 is charged to an H level, when the memory cell read-out data Y are an L level, the charge of the data bus 2 is discharged through a bus discharging transistor 4.例文帳に追加

バス充電パルスＰに基づいてバス充電用トランジスタ３を導通させてデータバス２をＨレベルに充電した後に、メモリセル読み出しデータＹがＬレベルであればバス放電用トランジスタ４を介してデータバス２の電荷を放電させる。 - 特許庁

When the data is written, write current is supplied to a selection digit line (DL) by a digit line drive circuit (2), and magnetization direction of a free layer of a memory cell, coupled with the digit line by a current induction magnetic field, is set in the direction opposite to a fixed layer.例文帳に追加

データ書込時、デジット線ドライブ回路（２）により、選択デジット線（ＤＬ）に書込電流を供給し、その電流誘起磁界により、デジット線に結合されるメモリセルの自由層の磁化方向を、固定層と反対の方向に設定する。 - 特許庁

The main amplifier 22 practices the differential amplification of the data of one side output parts (nodes (a) and (c)) of the preamplifiers 20 and 21 and the main amplifier 23 practices the differential amplification of the data of the other side output parts (nodes (b) and (d)) to detect and amplify data in the designated memory cell.例文帳に追加

メインアンプ２２はプリアンプ２０、２１の一方の出力部（ノードａ，ｃ）のデータを、メインアンプ２３はプリアンプ２０、２１の他方の出力部（ノードｂ，ｄ）のデータをそれぞれ差動増幅し、指定されたメモリセルにおけるデータの検出、増幅を行う。 - 特許庁

To provide a semiconductor memory suitable for constitution of the system LSI of a logic mixed DRAM or the like, capable of reducing the cell area and reducing the level difference from a peripheral circuit, without degrading the performance of a peripheral circuit MOSFET by substantially reducing heat processes.例文帳に追加

セル面積を縮小でき、周辺回路との段差が小さく、熱工程を大幅に減らすことで周辺回路MOSFETの性能を劣化させることなく、論理混載ＤＲＡＭ等のシステムＬＳＩの構成に好適な半導体記憶装置を提供する。 - 特許庁

When data writing to a memory cell MC0A is finished, a sense latch unit circuit 7A finishes applying 4. 5V voltage to a global bit line GBL0 and applying 0V then applies 2V voltage (write blocking voltage) to a global bit line GBL1.例文帳に追加

センスラッチ単位回路７ＡはメモリセルＭＣ０Ａへのデータの書込が終了すると、グローバルビット線ＧＢＬ０への４．５Ｖの電圧の印加を終了して０Ｖの電圧を印加し、グローバルビット線ＧＢＬ１に２Ｖの電圧（書込阻止電圧）を印加する。 - 特許庁

A metal oxide semiconductor field-effect transistor (MOSFET) in a non-volatile memory cell has a source, a drain and a channel region between the source and the drain, and all of them are formed in a substrate of opposite conductivity type to the conductivity type of the source and drain.例文帳に追加

非揮発性メモリセル内の酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ソースと、ドレインと、ソースとドレイン間のチャネル領域とを有し、これら全てがソース及びドレインの導電型と逆導電型の基板内に形成されている。 - 特許庁

When data write is completed in a memory cell 11 and a reset signal RST is made 'H', control voltage MCD outputted from a write-in control circuit 30 is made ground voltage GND, and the discharge of electric charges on a drain line DL is started.例文帳に追加

メモリセル１１へのデータの書込みが終了して、リセット信号ＲＳＴが“Ｈ”になると、書込み制御回路３０から出力される制御電圧ＭＣＤが接地電圧ＧＮＤとなってドレイン線ＤＬ上の電荷の放電が開始される。 - 特許庁

A reference potential (VPP-VTM) is produced from the boosted voltage VPP by using an NMOS 36 having the same threshold voltage VTM as that of the transistor of the memory cell, and the reference potential and a power source potential VCC are compared by a differential amplifier section 30A.例文帳に追加

メモリセルのトランジスタと同じ閾値電圧ＶＴＭを有するＮＭＯＳ３６を用いて昇圧電圧ＶＰＰから参照電位（ＶＰＰ−ＶＴＭ）を生成し、差動増幅部３０Ａによって参照電位と電源電位ＶＣＣを比較する。 - 特許庁

To provide a nonvolatile semiconductor storage device and manufacturing method which can discriminatingly form transistors of a peripheral circuit part and transistors of a memory cell part with ease, while minimizing the frequency of high-temperature heat-treatment.例文帳に追加

高温熱処理の回数を最小限に減らした上で、周辺回路部におけるトランジスタと、メモリセル部におけるトランジスタとを、簡便に作り分けることができる、不揮発性半導体記憶装置と製造方法を提供することを目的とする。 - 特許庁

In this case, with respect to the cells 1, the sources of a pair of loading MOSFETs 7 and 8 are shared by memory cells adjacent to both sides in common, while with respect to the cells 2, the sources of a pair of loading MOSFETS 13 and 14 are shared within the same cell in common.例文帳に追加

この場合、第１のメモリセル１は、一対の負荷用ＭＯＳＦＥＴ７，８のソースを左右に隣接するメモリセルと共有し、第２メモリセル２は、一対の負荷用ＭＯＳＦＥＴ１３，１４のソースを同一セル内で共有するようにする。 - 特許庁

Each replica FeRAM unit constituting a replica FeRAM unit group 12 is operated by clock signals having individually different pulse widths based on operation voltage Vcc1 of a FeRAM memory cell group 10, and cross talk in a non-selection capacitor is decided.例文帳に追加

レプリカＦｅＲＡＭユニット群１２を構成する各レプリカＦｅＲＡＭユニットを、ＦｅＲＡＭメモリセル群１０の動作電圧Ｖｃｃ１に基づく個々に異なるパルス幅のクロック信号で動作させて非選択キャパシタにおけるクロストークを判定する。 - 特許庁

The logic area and the memory cell area are commonly polished so that the gate electrodes of the logic transistor and the access transistor are exposed in the manufacturing method, which includes a process for polishing the laminated insulation film on the source and the drain of the access transistor.例文帳に追加

製造方法においては、ロジックトランジスタとアクセストランジスタのゲート電極が露出するようにロジック領域とメモリセル領域を共通に研磨し、併せてアクセストランジスタのソース、ドレイン上の積層絶縁膜をも研磨する工程を含む。 - 特許庁

The semiconductor nonvolatile storage device includes a multi-valued ferroelectric memory cell which applies pulse voltages having the same height and different width to a ferroelectric substance to give it different total polarization amounts and forms different storing states corresponding to the difference in the total polarization amounts.例文帳に追加

強誘電体に、同一高さで、異なる幅のパルス電圧を印加して、異なる総分極量を与え、その総分極量の違いに応じた異なる記憶状態を作る多値強誘体メモリセルを有する半導体不揮発記憶装置である。 - 特許庁

To provide a circuit for clamping a word-line voltage which can generate a pumping voltage of a potential being stable even for variation of power source voltage in a process in which power source voltage is pumped for not only a flash memory cell but an element driven by a high voltage.例文帳に追加

フラッシュメモリセルだけでなく、高電圧によって駆動される素子のために電源電圧をポンピングする過程において電源電圧の変化にも安定した電位のポンピング電圧を発生させ得るワードライン電圧クランピング回路を提供すること。 - 特許庁

Since the insulating films 7 can be formed in liner shapes, not islandlike shapes, while the functions of both members are maintained and the resolution of photolithography can be improved when separating grooves are formed, the memory cell section of a semiconductor storage device can be formed in an ultra-micro size.例文帳に追加

両部材の機能を保持しながら、埋め込み分離絶縁膜７を島状でなく線状に形成することができ、分離用溝を形成する際のフォトリソグラフィーの分解能の向上により、メモリセル部を超微細に形成することができる。 - 特許庁

Signal transmission delay in the read-word lines RWL is reduced by dividing and arranging read-word lines RWL for each region AR1, AR2 to which a memory cell array 10 is divided and formed in the direction of column, and data read-out operation speed can be increased.例文帳に追加

メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。 - 特許庁

The first memory cell string including a plurality of first word lines that cross the active region between a first ground selection line and a first string selection line and a first arrangement interval is provided between adjoining lines in the plurality of the first word lines.例文帳に追加

第１メモリーセルストリングは、第１接地選択ライン及び第１ストリング選択ラインの間の活性領域を横切る複数の第１ワードラインを含み、複数の第１ワードラインの中の隣り合うラインの間に第１配置間隔が提供される。 - 特許庁

This device is provided with a memory cell 26, a refresh-control circuit 25 switching refresh-period tREF, and a temperature detecting section 12A biased by bias voltage VB+ from a voltage bias section 11 provided with a reference section 13 and a regulator section 14.例文帳に追加

メモリセル２６と、そのリフレッシュ周期ｔＲＥＦを切り替えるリフレッシュ制御回路２５とを備え、リファレンス部１３とレギュレータ部１４とを備える電圧バイアス部１１からのバイアス電圧ＶＢ＋によりバイアスされる温度検出部１２Ａとを備える。 - 特許庁

In the verification circuit 14, a function which allows an expected-value comparison of the memory cell data MD to be performed is added, and the expected-value comparison which has to be conventionally performed with a tester from the outside can be simultaneously completed inside the device during data readout.例文帳に追加

ベリファイ回路１４内にはメモリセルデータＭＤの期待値比較を行なえる機能が追加されており、従来なら外部からテスターで行なわなければならなかった期待値比較を、内部でデータ読出し中に同時に完了させることができる。 - 特許庁

For the capacitor structure of an integrated circuit, a nonvolatile memory cell 10 which has embodied on embedded capacitor structure 12 includes a metal oxide semiconductor(MOS) path transistor 14 made of a source region 16 and a drain region 18 made in a substrate 20, and a gate 22.例文帳に追加

埋め込みコンデンサ構造１２を具現化した不揮発性メモリ・セル１０には、基板２０に形成されたソース領域１６及びドレイン領域１８によって形成される金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２も含まれている。 - 特許庁

In the SRAM block, an error in a memory cell having a small operating margin which is caused by a variation in threshold voltage is generated intentionally by an acceleration test, so as to previously perform a predictive diagnosis of an error that occurs during a normal operation.例文帳に追加

ＳＲＡＭブロックにおいて、しきい値電圧のバラツキによって生じた動作マージンの小さいメモリセルにおけるエラーを、加速試験によって意図的に発生させ、通常動作時に発生するエラーを事前に予知診断することを図る。 - 特許庁

The semiconductor device 101 is provided with a plurality of read circuits RDCs which are provided in association with bit lines BL, each reading the storage data of a memory cell MC connected to the corresponding bit line BL and output them to a global read line GRIO.例文帳に追加

半導体装置１０１は、ビット線ＢＬに対応して設けられ、各々が、対応のビット線ＢＬに結合されたメモリセルＭＣの記憶データを読み出してグローバル読み出し線ＧＲＩＯへ出力する複数の読み出し回路ＲＤＣを備える。 - 特許庁

When the threshold voltage of the nonvolatile memory cell is detected for device defect, it is possible to linearly change the operating power supply voltages of the drivers generated by the circuit (39A) in an approximate manner based on the conversion output voltage of the D/A converting circuit.例文帳に追加

デバイス不良等に対し不揮発性メモリセルの閾値電圧を検出するとき、Ｄ／Ａ変換回路の変換出力電圧に基いて第１の電源回路が生成するドライバの動作電源電圧をほぼリニアに変化させることが可能である。 - 特許庁

To provide a mono gate memory device which solves a problem of excess erasing while using a SONOS cell, and does not exert an influence on a logic circuit property by executing a logic circuit process after forming an ONO structure, and to provide its manufacturing method.例文帳に追加

ＳＯＮＯＳセルを使用しながら過剰消去の問題点を解決し、ＯＮＯ構造を形成してから論理回路プロセスを遂行して論理回路特性に影響を及ぼさなくしたモノゲートメモリデバイスと、その製造方法を提供する。 - 特許庁

A plurality of bit lines for inputting/outputting data for a memory cell 1 arranged in a matrix form are constituted of a plurality of bit line pairs BLP1 to BLP4 repeatedly arranged by setting two bit lines connected to the same sense amplifier as a pair.例文帳に追加

マトリックス状に配置されたメモリセル１に対しデータの入出力を行う複数のビット線が、同一のセンスアンプに接続された２本のビット線を対として繰り返し配置した複数のビット線対ＢＬＰ１〜ＢＬＰ４から構成されている。 - 特許庁

Data is written to the floating gate 6a by turning the memory cell (a) on by controlling the potential of the floating gate 6c, and data is erased through the floating gate 6b by turning the data erasing section (b) on by controlling the potential of the floating gate 6c.例文帳に追加

フローティングゲート６ｃの電位を制御してメモリセルａをオンにすることにより、フローティングゲート６ａにデータを書き込み、フローティングゲート６ｃの電位を制御してデータ消去部ｂをオンにすることにより、フローティングゲート６ｂを通じてデータを消去する。 - 特許庁

A data signal appearing on one side of a pair of bit lines (e.g. bit lines BLNk, BLTk) in a memory cell array 110 and a reference signal appearing on the other side are differential-amplified by a sensing system circuit block 140, and data is read out.例文帳に追加

メモリセルアレイ１１０内の１対のビット線（例えばビット線ＢＬＮｋ，ＢＬＴｋ）の一方に現れるデータ信号と他方に現れる参照信号とがセンス系回路ブロック１４０により差動増幅され、データの読み出しが行われる。 - 特許庁

Word lines are made hierarchy, qlobal word lines driven in accordance with a row address and local word lines driven in accordance with a column enable-signal are provided, a memory cell group is selected by a local word line, and write-in is performed.例文帳に追加

ワード線を階層化し、ロウアドレスに応じて駆動されるグローバルワード線と、グローバルワード線に印加される信号及びカラムイネーブル信号に応じて駆動されるローカルワード線を設けて、ローカルワード線によってメモリセルグループを選択し、書き込みを行う。 - 特許庁

In addition to the high-resistance loads 1 and 2 of the memory cell of an SRAM, a load nMOS is added to turn ON when the power supply potential Vdd is reduced and in a chip selecting signal CS "H" level section (standby state), and the destruction of the data is suppressed.例文帳に追加

ＳＲＡＭのメモリセルの高抵抗負荷１、高抵抗負荷２に加えて、電源電位Ｖｄｄの低下時及びチップセレクト信号ＣＳ”Ｈ”レベル区間（スタンバイ状態）にてオンさせる負荷ｎＭＯＳを付加し、該データの破壊を抑制する。 - 特許庁

A data read-out current Is flows in a current path passing through a selection memory cell formed through a data bus DB, a column selection gate CSG, a bit line BL and a reference voltage wiring SL installed between a data read- out circuit 52a and a read-out reference voltage Vss terminal.例文帳に追加

データ読出電流Ｉｓは、データ読出回路５２ａから読出基準電圧Ｖｓｓの間に、データバスＤＢ、コラム選択ゲートＣＳＧ、ビット線ＢＬ、基準電圧配線ＳＬを介して形成される、選択メモリセルを通過する電流経路を流れる。 - 特許庁

An erasion characteristic predicting means predicts an erasion characteristic in accordance with correlation between a write-in characteristic previously obtained and an erasion characteristic based on a write-in characteristic of a memory cell, and stores obtained erasion characteristic information in a storage means.例文帳に追加

消去特性推定手段はメモリセルの書き込み特性に基づき、例えば、予め取得した書き込み特性と消去特性との相関関係に応じて消去特性を推定し、得られた消去特性情報を記憶手段に記憶する。 - 特許庁

When a signal is read from the selected memory cell to each of the local bit lines LBL, after the signal is amplified by the local sense amplifier 12, the signal is transmitted to the global sense amplifier 11 via the global bit lines GBL, and connected selectively to the external data line.例文帳に追加

選択された前記メモリセルから各々のローカルビット線ＬＢＬに信号が読み出されると、ローカルセンスアンプ１２で増幅された後、グローバルビット線ＧＢＬを経由してグローバルセンスアンプ１１に伝送され、選択的に外部データ線に接続される。 - 特許庁

A method for writing and reading information to/from the memory cell includes: switching a magnetization direction of the memory layer to write data into the memory layer during write operation; aligning magnetization direction of the sense layer to a first aligned magnetization direction during read operation; and comparing the write data with the first aligned magnetization direction by measuring a first resistance value of the magnetic tunnel junction.例文帳に追加

本開示はまた、メモリセルに書き込み、かつ読み出すための方法であって、書き込み動作中に、データを前記記憶層に書き込むために前記記憶層の磁化方向を切り替えることと、読み出し動作中に、前記センス層の磁化方向を第１の配向される磁化方向に配向することと、前記磁気トンネル接合部の第１の抵抗値を測定することによって、前記書き込みデータを前記第１の配向された磁化方向と比較することと、を含む方法に関する。 - 特許庁

In a semiconductor memory device, each memory cell includes two inverters respectively composed of first conductivity type driving transistors Qn1, Qn2 and second conductivity type load transistors Qp1, Qp2 which are electrically connected in series between a first power voltage supply line VDD and a second power voltage supply line VSS and of which gates are connected in common and cross-connecting input and output.例文帳に追加

第１の電源電圧供給線ＶＤＤと第２の電源電圧供給線ＶＳＳとの間に電気的に直列接続されてゲートが共通に接続された第１導電型の駆動トランジスタＱｎ１,Ｑｎ２と第２導電型の負荷トランジスタＱｐ１,Ｑｐ２とからそれぞれが構成され、入力と出力が交叉して接続された２つのインバータをメモリセルごとに有する。 - 特許庁

In the charger 101 to which a battery pack 128 with a nonvolatile memory 133 and a secondary battery cell 139 is attached, fully-charged capacity data indicating a chargeable capacity when fully charging the battery pack 128 and a charged state deterioration correcting table for correcting fully charged capacity data in response to the number of charging cycles is read from the nonvolatile memory 133.例文帳に追加

不揮発性メモリ１３３及び二次電池セル１３９を備えたバッテリーパック１２８が装着される充電装置１０１において、バッテリーパック１２８の満充電時における充電可能容量を示す満充電容量データ及び充電サイクル数に応じて満充電容量データを補正するための充電放置劣化補正テーブルを不揮発性メモリ１３３から読み出す。 - 特許庁

To provide a method of fabricating a flash memory device capable of improving the operation performance of a memory cell in which a nitride film is first deposited on a semiconductor substrate or a polysilicon film and then an oxide film is formed under the nitride film by an oxidization process using an anneal process, so that a tunnel oxide film or an ONO1 oxide film having a thin thickness and a good film quality can be formed.例文帳に追加

半導体基板またはポリシリコン膜の上に窒化膜をまず蒸着した後、アニール工程を用いた酸化工程によって窒化膜の下方に酸化膜を形成することにより、さらに薄くて優れた膜質を有するトンネル酸化膜またはＯＮＯ１酸化膜を形成してメモリセルの動作性能を向上させることが可能なフラッシュメモリ素子の製造方法の提供。 - 特許庁

A memory cell array region 210 has a plurality of control gate lines 106A and 106B formed by connecting the control gates of memory cells 100 arranged in the first direction A along the first direction A, and sub- control gate lines CG extending along the first direction A in the upper layer of the plurality of control gate lines and are equal, in number, to one half of the control gate lines.例文帳に追加

メモリセルアレイ領域２１０は、第１の方向Ａに沿って配列された各列のメモリセル１００の各々のコントロールゲートを、第１の方向Ａに沿って接続して形成される複数のコントロールゲート線１０６Ａ，１０６Ｂと、複数のコントロールゲート線の上層にて前記第１の方向Ａに沿って延び、複数のコントロールゲート線の半数のサブコントロールゲート線ＣＧとを有する。 - 特許庁

Relating to a memory control device 1 provided with a word line selecting information storing section arranged between a memory cell array 9 and a row decoder 33, a column selecting information storing section 17 arranged between a column selector 39 and a column decoder 37, and a control circuit 19, each selecting information storing section 11, 17 is constituted of sift registers including a selector 23 and a flip-flop 21.例文帳に追加

メモリアレイ９とロウデコーダ３３との間に介装されたワード線選択情報記憶部１１と、カラムセレクタ３９とカラムデコーダ３７との間に介装されたカラム選択情報記憶部１７と、制御回路１９とを備えるメモリ制御装置１において、セレクタ２３とフリップフロップ２１とを含むシフトレジスタで各選択情報記憶部１１，１７を構成する。 - 特許庁

In the semiconductor memory device compressing data read from a memory cell in synchronization with a rise edge of a first external clock signal, the timing of controlling a latch circuit and an output buffer circuit connected to a data bus transmitting the summary result is synchronized with a rise edge of a second external clock signal and a rise edge of a third external clock signal.例文帳に追加

第１の外部クロック信号の立ち上がりエッジに同期してメモリセルからの読み出しデータの縮約を行う半導体記憶装置において、縮約結果を伝送するデータバスに接続されるラッチ回路及び出力バッファ回路の制御タイミングを、それぞれ第２の外部クロック信号の立ち上がりエッジ、第３の外部クロック信号の立ち上がりエッジに同期するタイミングとした。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.例文帳に追加

不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁

The memory cell array comprises the first floating gate region 42 having memory cells surrounded by the isolation regions 45, the second floating gate region 48 formed selectively only on the first floating gate region 42, the dielectric layer 51 formed on the second floating gate region 48 and the isolation region 45, and a control gate 52 formed on the dielectric layer 51 provided on the first floating gate region 42.例文帳に追加

メモリセルアレイは、各メモリセルが、アイソレーション領域45により囲まれた第1浮遊ゲート領域42と、第1浮遊ゲート領域42のみに選択的に形成された第2浮遊ゲート領域48と、第2浮遊ゲート領域48及びアイソレーション領域45上に形成された誘電層51と、第1浮遊ゲート領域42上に設けられた誘電体51上に形成された制御ゲート52とを含む。 - 特許庁