「Memory Cell」に関連した英語例文の一覧と使い方(167ページ目) - Weblio英語例文検索

Circuit blocks 24-1 and 24-2 arranged adjacent to the column decoders comprise circuits, which decode bank addresses contained in address signals and row predecoders which decode row addresses contained in address signals and output bank addresses and the predecode signals of the row addresses to memory cell array blocks.例文帳に追加

これら行デコーダに隣接配置された回路ブロック２４-1，２４-2には、アドレス信号中のバンクアドレスをデコードする回路と、アドレス信号中の列アドレスをデコードする列プリデコーダが含まれ、バンクアドレス及び列アドレスのプリデコード信号を各メモリセルアレイブロックに出力する。 - 特許庁

An uppermost layer wiring layer 6 for supplying power is provided at a part, corresponding to the internal circuit region 10 including the memory cell 11, and electrodes 7 for connecting the bump 4 to power supply are scattered all over the uppermost layer wiring layer 6.例文帳に追加

バンプ搭載側面の、メモリセル１１を含む内部回路領域１０に対応する部分には電源を供給する最上層配線層６が設けられており、この最上層配線層６には電源用バンプ４を接続するための電極７が敷き詰められている。 - 特許庁

A nonvolatile memory cell is programmable to one of the first to the fourth threshold voltage states, and the first, second, third and fourth threshold voltage states correspond to four different data values defined by the first and second bits.例文帳に追加

不揮発性メモリセルは第１ないし第４スレショルド電圧状態のいずれか一つの状態にプログラム可能であり、第１、第２、第３および第４スレショルド電圧状態は、第１および第２ビットによって定義される四つの相違したデータ値に対応する。 - 特許庁

A memory cell includes a gate electrode 10A which is formed on a substrate 1 through a laminate insulating film consisting of a bottom oxide film 7A, a charge storage layer 8A, and a top oxide film 9A, and the thickness of the bottom oxide film 7A is larger than that of the top oxide film 9A.例文帳に追加

基板１上に、ボトム酸化膜７Ａと電荷蓄積層８Ａとトップ酸化膜９Ａからなる積層絶縁膜を介して、ゲート電極９Ａが形成され、ボトム酸化膜７Ａの膜厚はトップ酸化膜９Ａの膜厚よりも厚く形成されている。 - 特許庁

There is provided a flash memory cell 1A consisting of an FET transistor with a floating gate 20 on a semiconductor on-insulator substrate comprising a thin film of semiconductor material separated from a base substrate 5 by an insulating BOX layer, the transistor having, in the thin film, a channel 4.例文帳に追加

絶縁ＢＯＸ層によってベース基板５から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート２０を備え薄膜内にチャネル４を有するＦＥＴトランジスタからなるフラッシュメモリセル１Ａに関する。 - 特許庁

When a refresh-test for a redundant memory cell is performed, a redundant CBR refresh-counter 15 is activated for each input of a control signal RACBR, counts the number of input of redundant CBR commands, and outputs them to a X address buffer 2A as redundant counter signals RCNT0- RCNT5.例文帳に追加

冗長CBRリフレッシュカウンタ15は、冗長メモリセルに対するリフレッシュテストを行う場合、制御信号RACBRが入力される毎に活性化され、冗長CBRコマンドの入力される数を計数し、計数値を冗長カウンタ信号RCNT0〜RCNT5として、Xアドレスバッファ2Aへ出力する。 - 特許庁

The device further includes a combined read/write circuit associated with each respective bit line in the array portion configured to read from or write to a resistive memory cell associated with the respective bit line.例文帳に追加

上記装置は、上記アレイ部における各ビット線のそれぞれにつながって、上記各ビット線のそれぞれにつながっている抵抗メモリセルから読み出し、または抵抗メモリセルに書き込みを行うように形成されている読み出し／書き込み複合回路をさらに含む。 - 特許庁

A memory cell 17 is constituted of a first wiring 13 formed on a board 18, a resistance-changing film 12 formed on the first wiring 13 and a second wiring 14 formed on the resistance-changing film 12 and crossed with the first wiring 13.例文帳に追加

基板１８上に形成された第１の配線１３と、第１の配線１３上に形成された抵抗変化膜１２と、抵抗変化膜１２上に形成された、第１の配線１３と交差する第２の配線１４とでメモリセル１７が構成されている。 - 特許庁

Since the impurity concentration of the drain region 14b can be kept certainly higher than the one of a drain region formed under a first spacer film in relation to a conventional stack-gate type EEPROM memory cell, the resistance value of the drain region 14b is so reduced as to obtain a stable saturation current in the case of the reading operation of a data.例文帳に追加

従来のスタックゲート型のＥＥＰＲＯＭのメモリセルに係る第１のスペーサ膜下のドレイン領域よりも不純物濃度を高く確保できるため、その抵抗値が下がり、データの読み出し動作の際に安定した飽和電流を得ることができる。 - 特許庁

As this potential Vave is constant without depending on manufacturing process and materials of a ferroelectric capacitor and a potential of a bit line of a selection memory cell region is detected highly accurately, this potential is optimum as a reference potential given to sense amplifiers San-1, San.例文帳に追加

この電位Ｖａｖｅは，強誘電体キャパシタの製造プロセスや材料に依存せず一定であり，選択メモリセル領域のビット線の電位を高精度に検出するためにセンスアンプＳＡｎ−１，ＳＡｎに与えられる参照電位として最適である。 - 特許庁

To enable a user to easily select a desired sewing pattern for both of sewing data originally stored by a sewing machine, which are stored in a system ROM, or the like, and sewing data added by a memory cell such as a user ROM.例文帳に追加

本発明の課題は、システムＲＯＭなどに記憶されたミシンが本来記憶している縫製データと、ユーザＲＯＭなどの記憶素子によって追加した縫製データのいずれであっても、ユーザが所望の縫製パターンを簡単に選択できるようにすることである。 - 特許庁

The memory cell transistor has a floating gate electrode formed on the semiconductor substrate through a first gate insulating film, a first interelectrode insulating film arranged on the floating gate electrode, and a control gate electrode arranged on the first interelectrode insulating film.例文帳に追加

メモリセルトランジスタは、半導体基板上に第１のゲート絶縁膜を介して形成された浮遊ゲート電極と、浮遊ゲート電極上に配置される第１の電極間絶縁膜と、第１の電極間絶縁膜上に配置される制御ゲート電極とを有する。 - 特許庁

At the time of read-out operation of data, an access current Iac in accordance with a pass current of a selection memory cell and the prescribed reference current Ir are made to flow respectively in the node Nc and the node Nd by a current transmission circuit 50a and a reference current generation circuit 60.例文帳に追加

データ読出動作時には、電流伝達回路５０ａおよび基準電流発生回路６０によって、選択メモリセルの通過電流に応じたアクセス電流Ｉａｃおよび所定の基準電流Ｉｒが、ノードＮｃおよびＮｄにそれぞれ流される。 - 特許庁

After the memory cell is made an over erasing state again (step S204), after inversion data written in the step 202 is written with a low write-in level (step S205), the checker pattern written in the step 205 is read out, and determination of a normal/defective apparatus is made (step S205).例文帳に追加

再びメモリセルを過消去状態にした後（ステップＳ２０４）、ステップＳ２０２で書き込んだ反転データを浅い書き込みレベルで書き込んだ後（ステップＳ２０５）、ステップＳ２０５で書き込んだチェッカパターンの読み出しテストを行い、良／不良を判定する（ステップＳ２０５）。 - 特許庁

Next, a sector erase test is performed, by which the data stored in a selected sector among the plurality of sectors are erased within the sector erase guarantee time, and a data holding test is performed for the second memory cell array (20;20-1) in performing the sector erase test.例文帳に追加

次に、セクタ消去保証時間内に複数のセクタのうちの選択セクタに格納されたデータを消去するセクタ消去テストを実行し、セクタ消去テストが実行されているときに、第２メモリセルアレイ（２０；２０−１）に対するデータ保持テストを実行する。 - 特許庁

The calculation circuit 24 controls the write voltage supplied from the sense amplifier 25 based on the write data, and when confirming that the memory cell has reached a predetermined threshold voltage, sets the number of write operations based on the write data stored in the storage circuit.例文帳に追加

演算回路２４は、書き込みデータに基づいてセンスアンプ２５から供給する書き込み電圧を制御し、メモリセルが所定のしきい値電圧に到達したことを確認したとき、記憶回路に記憶された書き込みデータに応じて書き込み回数を設定する。 - 特許庁

In a semiconductor integrated circuit device having a floating gate and control gate, by increasing upper surface area of the floating gate of a floating gate polysilicon film 209b and increasing coupling ratio of a memory cell, reduction of an internal operation voltage at writing/erasing is realized.例文帳に追加

浮遊ゲートと制御ゲートを有する半導体集積回路装置において、浮遊ゲートポリシリコン膜２０９ｂの浮遊ゲートの上面の表面積を増大させ、メモリセルのカップリング比を増大することにより、書込み／消去時の内部動作電圧の低減を実現する。 - 特許庁

To provide a semiconductor memory device in which malfunction never be caused and operation can be performed with low power consumption by performing a test again and detecting optimum operation conditions for a cell being easy to be defect out of cells passing a test, and a method for testing the same.例文帳に追加

テストをパスしたセルのうち最も不良になり易いセルに対し、再びテストを行って最適の動作条件を検出することによって、誤動作せず、低消費電力で動作可能な半導体メモリ装置及びそのテスト方法を提供すること。 - 特許庁

A common contact 112 for connecting the high-resistance loads 113 to the source/drain regions of the transistors is restrained from penetrating through other conductive layers, so that a layout margin of contact between the common contact 112 and another conductive layer can be dispensed with, and a memory cell can be lessened in size.例文帳に追加

高抵抗負荷１１３とトランジスタのソース・ドレイン領域を接続するための共通コンタクト１１２が他の導電層を貫通することがなく、共通コンタクト１１２と他の導電層とのレイアウトマージンが不要となり、セル寸法の縮小化が可能となる。 - 特許庁

In a memory cell where column select signals CA1... are at L levels, the held data is read to read bit lines RBIT1..., and written again (read back) via write selectors WSLC1... and a write bit line WBIT1, and thus original stored data is maintained.例文帳に追加

一方、カラムセレクト信号ＣＡ１…がＬレベルのメモリセルは、保持データがリードビットラインＲＢＩＴ１…に読み出され、ライトセレクタＷＳＬＣ１…およびライトビットラインＷＢＩＴ１を介して再度書き込まれる（リードバックされる）ことにより、元の記憶データが維持される。 - 特許庁

After the first memory cell is selected and sense amplifier is activated for forming the intermediate potential in the bit line, different multiple word lines are selected while pairs of bit lines are separated from the sense amplifier and the bit line potential is set to be the intermediate potential by the reversed data.例文帳に追加

ビット線に中間電位を生成するために第１のメモリセルを選択してセンスアンプを活性化した後，ビット線対をセンスアンプから切り離した状態で，異なるワード線を多重選択しその反転データによりビット線電位を中間電位にする。 - 特許庁

A phase change memory cell 202 contains a phase change material 204 whose first material is doped, and the doped phase change material 204 is electrically joined to a first electrode 208 at one edge and to a second electrode 210 at another edge.例文帳に追加

相変化メモリセル２０２は、第１材料がドープされた相変化材料２０４を含み、ドープされた相変化材料２０４は、一方の端部において第１電極２０８に、もう一方の端部において第２電極２１０に、電気的に結合されている。 - 特許庁

Then an adequate compensation current IBL3 is made to flow in the bit line BL3 to suppress influence of this scattered magnetic field, scattered magnetic field in the MTJ memory cell I3 can be canceled by compensation magnetic field generated by this compensation current IBL3.例文帳に追加

そこで、本発明では、この散乱磁場の影響を抑制するため、ビット線ＢＬ３に適当な補償電流Ｉ_BL3 を流し、この補償電流Ｉ_BL3 により発生する補償磁場によって、ＭＴＪメモリセルｌ_3 における散乱磁場を打ち消すようになっている。 - 特許庁

The output circuit includes an inverter INV (1), in which a PMOS transistor Q11 and a NMOS transistor Q21 are connected in series, and read-out data OUTHB from a memory cell is logic-reversed to output a gate signal of a PMOS transistor 51 for output.例文帳に追加

ＰＭＯＳトランジスタＱ１１とＮＭＯＳトランジスタＱ２１とが直列に接続されて構成され、メモリセルからの読み出しデータＯＵＴＨＢを論理反転して、出力用ＰＭＯＳトランジスタＱ５１のゲート信号を出力するインバータＩＮＶ（１）を設ける。 - 特許庁

Furthermore, the control part 2 can obtain data of the driver shape value from the nonvolatile memory 7 or the cell phone 8, calculates the actual use value based on the obtained driver shape value and the conversion data, and controls the driver use equipment to have the calculated actual use value.例文帳に追加

さらに制御部２は、不揮発性メモリ７や携帯電話８からドライバ体形値のデータ取得が可能で、取得したドライバ体形値と変換データとに基づき実使用値を算出し、算出された実使用値となるようにドライバ使用機器を制御する。 - 特許庁

A 1-bit memory cell MC consists of a single MISFET having the channel body of floating, and the MISFET dynamically stores a first data state where a channel body is set to be a first potential and a second data state where the channel body is set to be a second potential.例文帳に追加

１ビットのメモリセルＭＣが、フローティングのチャネルボディを持つ一つのＭＩＳＦＥＴにより構成され、ＭＩＳＦＥＴはチャネルボディを第１の電位に設定した第１データ状態と第２の電位に設定した第２データ状態とをダイナミックに記憶する。 - 特許庁

Upon reception of a determination signal for selecting the spare row block A, a coincidence comparison operation is performed between the lower-order address FC<m:0> of a defective redundant memory cell stored in a fuse latch group C and a lower-order address signal A<m:0> to determinate selection/nonselection of a spare row C.例文帳に追加

スペアロウブロックＡを選択する判定信号を受けて、ヒューズラッチ群Ｃの記憶する不良冗長メモリセルの下位アドレスＦＣ＜ｍ：０＞と下位アドレス信号Ａ＜ｍ：０＞との一致比較動作を実行してスペアロウＣの選択／非選択を判定する。 - 特許庁

An opening 8 is made in a gate oxide film 6 under a gate electrode pattern 7b, and a resistor R1 to be inserted into the node of an SRAM memory cell 2a is directly connected to a semiconductor substrate 1 through the opening, and is internally connected with a source/drain region 9.例文帳に追加

ＳＲＡＭメモリセル２ａのノード部分に挿入する抵抗体Ｒ１を、ゲート電極パターン７ｂの直下のゲート酸化膜６に開口部８を設けて半導体基板１と直接接続し、ソース／ドレイン領域９と内部で接続する構成とする。 - 特許庁

To provide a method for fabricating a mask ROM in which a buried layer can be patterned easily in the boundary at the end of a segment select region and a memory cell array region while enhancing uniformity of polishing in a polishing process at the time of forming an isolation film.例文帳に追加

素子分離膜形成の際、進行される研磨工程での研磨均一度を向上させながらセグメントセレクト領域とメモリセルアレイ領域の末端の境界部で埋没層を容易にパターニングすることのできるマスクＲＯＭ製造方法を提供する。 - 特許庁

The number of times of overflow of a count value in a counter representing an arrival time of cells is stored in an address of a memory corresponding to a VC number of each cell so as to sequentially update number of times of overflow having been stored in the address corresponding to the VC number corresponding to the count of the counter.例文帳に追加

セルの到着時刻を表すカウンタのカウンタ値のオーバフロー回数を、メモリの、セルのＶＣ番号に対応したアドレスに記憶させ、カウンタのカウント値に対応するＶＣ番号に対応するアドレスに記憶されているオーバフロー回数を順次更新する。 - 特許庁

To provide a nonvolatile semiconductor storage device which is provided with; a first mode in which bit-line pairs are precharged for each cycle in which access is made to a data register; and a second mode in which bit-line pairs are precharged when access is made to a specific memory cell of the data register.例文帳に追加

データレジスタに対するアクセスのサイクルごとにビット線対をプリチャージする第１のモードと、データレジスタの特定のメモリセルに対するアクセスが行なわれたときにビット線対をプリチャージする第２のモードとを備えた不揮発性半導体記憶装置を提供する。 - 特許庁

A write-driver circuit 1090 gives write-in data of which level is reversed every write-in cycle to a selected memory cell based on write-in data held in a latch circuit 1073a at the point of time at which write-in operation in a test operation mode is specified, in a test operation mode.例文帳に追加

ドライバ回路１０９０は、テスト動作モードにおいては、テスト動作モードにおける書込動作が指定された時点で、ラッチ回路１０７３ａに保持された書込データに基づいて、書込サイクルごとにレベルが反転する書込データを選択されたメモリセルに与える。 - 特許庁

To provide constitution of peripheral circuits suitable for a high speed parallel input/output operation of multi-bits data in a nonvolatile storage device provided with a memory cell of which the electric resistance is varied in nonvolatile fashion in accordance with the level of storage data written by a data writing current.例文帳に追加

データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供する。 - 特許庁

Since the polysilicon layer is composed, while being divided into two layers, the need for space between a transistor STr for accumulation and a transistor RTr for reading and space between the transistor STr, and the word line WWL for writing is dispensed with for saving of the area of a memory cell.例文帳に追加

ポリシリコン層を２層に分けて構成しているため、蓄積用トランジスタＳＴｒと読出し用トランジスタＲＴｒ間、及び蓄積用トランジスタＳＴｒと書込み用ワード線ＷＷＬ間のスペースが不要になり、メモリセルの省面積化を図ることができる。 - 特許庁

The operation code decoder 204 performs analysis of read/write command; in accordance with an instruction, changes the data transfer direction with respect to the memory cell 201; and requires an I/O controller 205 to change the high-impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

The operation code decoder 204 analyzes a reading/writing command, and changes a data transferring direction to the memory cell 201 according to the instruction, and requests an I/O controller 205 to change the high impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

A semiconductor device comprises: a semiconductor substrate SUB having a main surface; a MONOS-type memory cell having channels which is formed on the main surface; an n-channel type transistor formed on the main surface; and a p-channel type transistor formed on the main surface.例文帳に追加

主表面を有する半導体基板ＳＵＢと、主表面上に形成された、チャネルを有するＭＯＮＯＳ型メモリセルと、主表面上に形成されたｎチャネル型トランジスタと、主表面上に形成されたｐチャネル型トランジスタとを備える半導体装置である。 - 特許庁

The write data path includes 2N write data buffers which are configured to store the 2N data bits, 2N switches, and N data lines which are configured to connect at least N of the 2N switches to the memory cell array in order to write therein N data bits in parallel.例文帳に追加

書込みデータ経路は、２Ｎ個のデータビットを保存する２Ｎ個の書込みデータバッファと、２Ｎ個のスイッチと、並列にＮ個のデータビットをメモリセルアレイに書き込むために２Ｎ個のスイッチのうち少なくともＮ個とメモリセルアレイとを連結させるＮ個のデータラインを含む。 - 特許庁

Output signal lines of word line drivers in the second word line driver region WD2 are electrically connected to word lines WL on the memory cell array CA through third metal wirings M3 formed so as to cross the address signal line region RA.例文帳に追加

そして、第２のワード線ドライバ領域ＷＤ２におけるワード線ドライバの出力信号線は、アドレス信号線領域ＲＡを跨ぐように形成された第３の金属配線Ｍ３を介して、メモリセルアレイＣＡ上のワード線ＷＬと電気的に接続されている。 - 特許庁

To provide an apparatus and a method for evaluating a semiconductor device that are capable of evaluating dopant profile in a transistor built in a logic circuit, a memory cell, a capacitor, a p-n junction, or the like of a semiconductor device without any special wiring or the like.例文帳に追加

特別な配線等をすることなく、半導体デバイスにおける論理回路内部のトランジスタやメモリセルやキャパシタやｐｎ接合等の素子についてのドーパントプロファイルの評価を可能にした半導体デバイスの評価装置およびその方法を提供することにある。 - 特許庁

In the nonvolatile storage device in which the internal drop voltage power supply circuit is mounted, bias for re-writing is applied to a memory cell, after applying bias for re-writing, a drop voltage value of internal drop voltage output from the internal drop voltage power supply circuit is adjusted.例文帳に追加

内部降圧電源回路が搭載される不揮発性記憶装置に関して、メモリセルに対して書き換え用のバイアスを印加し、書き換え用バイアスの印加の後、内部降圧電源回路から出力される内部降圧電圧の降圧電圧値を調整する。 - 特許庁

After that, NAND strings to be written out of a NAND string group sharing bit lines are selected, while a potential of each bit line is set to a potential in accordance with write-in data, effective write-in operation of data for a memory cell is started.例文帳に追加

この後に、ビット線を共有するＮＡＮＤストリング群の中から書き込み対象のＮＡＮＤストリングを選択すると共に、各ビット線の電位を書き込みデータに応じた電位に設定して、メモリセルへの実効的なデータの書き込み動作を開始する。 - 特許庁

A selection signal to a drain selection line DSA or the like to the drain selector DS and to a source selection line SSE or the like to the source selector SS is switched, and the sub-bit line SBL is used as a drain line or a source line to a memory cell MC by switching.例文帳に追加

ドレインセレクタＤＳに対するドレイン選択線ＤＳＡ等と、ソースセレクタＳＳに対するソース選択線ＳＳＥ等に対する選択信号を切り替え、副ビット線ＳＢＬをメモリセルＭＣに対するドレイン線またはソース線として切り替えて使用する。 - 特許庁

The semiconductor device which has a production-line chip including a plurality of memory-cell-arrays, a surrounding circuit, and a guard ring, is equipped with the guard ring 1 at a border part between the production- line chip and a dicing line and the guard ring 2 located inside the guard ring 1.例文帳に追加

複数のメモリセルアレイ、周辺回路およびガードリング部分を含む本番チップを有する半導体装置において、本番チップとダイシングラインの境界部分に形成されたガードリング１と、このガードリング１の内側に設けられたガードリング２とを備える。 - 特許庁

Additionally, the level control signals /CS[0] and /CS[1] are set to L and H levels, respectively, for setting only the potential of the power supply line VM[1] lower than the power supply potential VDD, thus reducing the power consumption when read operation is made in the memory cell array 110A.例文帳に追加

また、レベル制御信号／ＣＳ［０］，／ＣＳ［１］をそれぞれＬレベル，Ｈレベルに設定して電源線ＶＭ［１］の電位のみ電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの読出し動作時における消費電力を低減することができる。 - 特許庁