「Memory Cell」に関連した英語例文の一覧と使い方(163ページ目) - Weblio英語例文検索

A method for driving a semiconductor device having the structure includes making the first transistor into a conductive state, setting a first source terminal or a first drain terminal to a fixed potential, and thereby stably writing in a potential in the capacitor element, when writing the potential in a memory cell.例文帳に追加

上記構成の半導体装置の駆動方法において、メモリセルに書き込みを行う場合、第１のトランジスタを導通させて第１のソース端子または第１のドレイン端子を固定電位とし、容量素子に安定した電位の書き込みを行う。 - 特許庁

The memory element comprises a write line provided on a semiconductor substrate, an oxide film provided on the upper-side surface of the write line, a seed layer which contacts an oxide film, and an MTJ cell which is connected to the upper part of the seed layer and overlaps with the write line.例文帳に追加

半導体基板上に備えられるライトラインと、ライトライン上側表面に備えられる酸化膜と、酸化膜に接触されるシード層と、シード層上部に接続され、ライトラインと重なるＭＴＪセルを含むことを特徴とするメモリ素子である。 - 特許庁

Two wordlines in the wordline 34 group are simultaneously selected on prescribed conditions by using column decoders 31 and 32, stored data of the selected memory cell 20 is read to the bit line 35 group and the bit line 36 group simultaneously.例文帳に追加

行デコーダ３１、３２などを用いて、ワード線３４群のうちの２つのワード線を所定の条件で同時に選択し、この選択されたメモリセル２０の格納データを、ビット線３５群とビット線３６群とに同時に読み出すようになっている。 - 特許庁

A local word line driver(LWD) 103 for driving a local word line WLr and a sense amplifier 10 including a sense end function are provided to column structure units 100-0 to 100-z which is divided by one or a plurality of memory cell arrays.例文帳に追加

１または複数のメモリセル列単位で分割されたカラム構成ユニット１００−０〜１００−ｚに、ローカルワード線ＷＬｒを駆動するローカルワード線ドライバ（ＬＷＤ）１０３と、センス終了機能を備えたセンスアンプ１０８と設ける。 - 特許庁

By this arrangement, data are correctly read out when the stored data are read out from a memory cell, even in the case a minute potential difference of input/output data line couple IO, /IO at the time when a sense amplifier is activated, becomes 20 mV or smaller by the influence of manufacturing variance.例文帳に追加

このため、メモリセルから記憶データを読出す際、センスアンプが活性化される時刻における入出力データ線対ＩＯ，／ＩＯの微小電位差が、製造ばらつきの影響を受けて２０ｍＶ以下になる場合でも、データが正しく読出される。 - 特許庁

To provide a programming method of a flash memory element for preventing occurrence of a program disturbance phenomenon wherein the threshold voltage of a program-inhibited cell is changed, by increasing a channel boosting potential.例文帳に追加

本発明は、チャネルブースティングポテンシャルを増加させ、プログラム禁止セルのしきい値電圧が変更されるプログラムディスターバンス現象が発生するのを防止することができるフラッシュメモリ素子のプログラム方法を提供することを可能にすることを目的としている。 - 特許庁

The control part 7 suspends the erase operation in response to a first command during the erase operation for the memory cell MC; holds erase conditions before the suspension; and resumes the erase operation on the basis of the held erase conditions in response to a second command.例文帳に追加

制御部７は、メモリセルＭＣの消去動作中に、第１のコマンドに応じて消去動作を中断させ、前記中断前の消去条件を保持し、第２のコマンドに応じて保持された消去条件に基づき消去動作を再開させる。 - 特許庁

When conducting a write operation for a memory cell MC existing at a cross point of a write word line WWL0 and a bit line BL0, a current directed from a WWL driver 13 toward a voltage down-converter 20 is supplied to the write word line WWL0.例文帳に追加

ライトワード線ＷＷＬ０とビット線ＢＬ０の交点に存在するメモリセルＭＣに対してライト動作を実行する場合、ライトワード線ＷＷＬ０には、ＷＷＬドライバ１３から電圧ダウンコンバータ２０に向かう電流が流れる。 - 特許庁

A method for recording a magnetic memory cell comprises a step of disposing a write line 3 near a side face of the magnetoresistance effect element 2 of a structure, in which a nonmagnetic layer 23 is interposed between a first magnetic layer 21 and a second magnetic layer 22 each having an axis of easy magnetization in a film surface perpendicular direction via an insulating film.例文帳に追加

膜面垂直方向に磁化容易軸を持つ第１磁性層２１及び第２磁性層２２で非磁性層２３を挟んだ構造の磁気抵抗効果素子２の側面近傍に、絶縁膜を介して書込み線３を配置する。 - 特許庁

To provide a means which improves magnetic field generating efficiency from a writing wiring, and further increases the allowable range of values for a rewriting current in order to prevent error writing to semi-selective cell, when writing is conducted, in a solid magnetic memory using a tunnel junction element.例文帳に追加

トンネル接合素子を用いた固体磁気メモリにおいて、書き込み配線からの磁界発生効率を高める、さらに書き込み時の半選択セルへの誤書き込みを防ぐため書き換え電流値の許容幅を高める手段を提供する。 - 特許庁

In order to offset the difference in the total thickness of the gate electrode film due to that, the film thickness of the polysilicon film 113 in the peripheral circuit region is formed larger than the film thickness of the polysilicon film 106 in the memory cell region by a prescribed amount.例文帳に追加

これによるトータルのゲート電極膜の厚みの差を相殺するため、メモリセル領域におけるポリシリコン膜１０６の膜厚よりも、周辺回路領域におけるポリシリコン膜１１３の膜厚を所定量だけ厚く形成しておく。 - 特許庁

To provide a compound capable of stimulating a muscarinic receptor, and effective, e.g. for treating the symptom of cognitive disorders, especially impaired memory, which are associated with decreased acetylcholine synthesis and cholinergic cell degeneration.例文帳に追加

ムスカリン受容体を興奮させ、例えばアセチルコリンの合成の減少及びコリン性の細胞の変質に関連する認識障害の症状、特に記憶の損傷などを治療するのに有効な化合物及びその薬学的に受容可能な塩を提供する。 - 特許庁

In low current consumption refresh-operation of this device, as at least a value of one bit out of a plurality of bits constituting the internal row address signal is fixed, refresh-operation is performed only for a memory cell in a refresh-region previously decided.例文帳に追加

本発明に関わる低消費電流リフレッシュ動作では、内部ロウアドレス信号を構成する複数ビットのうちの少なくとも１ビットの値が固定されるため、リフレッシュ動作は、予め決められたリフレッシュ領域内のメモリセルに対してのみ行われる。 - 特許庁

By forming a lower electrode 20 of a capacitive element section self-alignedly with a trench section on a field oxide film 15, the lower electrode 20 and a floating gate electrode 60 of a memory cell section can be formed simultaneously in one and the same process.例文帳に追加

フィールド酸化膜１５上において、トレンチ部と自己整合させながら容量素子部の下部電極２０を形成することにより、下部電極２０とメモリセル部の浮遊ゲート電極６０とを同一工程で同時に形成できるようにする。 - 特許庁

To provide a method for manufacturing a flash memory cell wherein an increase in thickness of an oxide film in a dielectric film can be restrained in a heat treatment process for compensating etching damage after an etching process for forming a stack gate is performed.例文帳に追加

スタックゲートを形成するためのエッチング工程を行った後、エッチング損傷を補償するための熱処理工程で誘電体膜内の酸化膜の厚さ増加を抑制することが可能なフラッシュメモリセルの製造方法を提供すること。 - 特許庁

A peripheral circuit 10 writes and reads input data DIN and output data DOUT of L bits (L:integer of 2 or more) inputted/outputted to/from a data node 10# for memory cell blocks 5a, 5b being selectively an object of access.例文帳に追加

選択的にアクセス対象となるメモリセルブロック５ａ，５ｂに対して、周辺回路１０は、データノード１０♯へ入出力されるＬビット（Ｌ：２以上の整数）の入力データＤＩＮおよび出力データＤＯＵＴを書込および読出する。 - 特許庁

To accelerate the specification of a defective cell at the time of write or erasure as a verified result concerning the non-volatile semiconductor memory device for performing write verify operation or erasure verify operation with write operation or erase operation.例文帳に追加

書き込み動作や消去動作に伴い書き込み検証動作や消去検証動作が行われる不揮発性半導体記憶装置において、検証結果としての書き込みや消去時の不良セルのアドレスの特定を高速化することを目的とする。 - 特許庁

Column redundant information storage circuit blocks 1W0-1W7 and 1E0-1E7 for failure column rescue are arranged in correspondence to each of memory cell array blocks MBW0-MBW7 and MBE0-MBE7.例文帳に追加

メモリセルアレイブロック（ＭＢＷ０−ＭＢＷ７，ＭＢＥ０−ＭＢＥ７）それぞれに対応して、不良列救済のためのコラム冗長情報を格納するコラム冗長情報格納回路ブロック（１Ｗ０−１Ｗ７，１Ｅ０−１Ｅ７）を配置する。 - 特許庁

To provide a nonvolatile semiconductor storage device using W that has favorable compatibility with a CMOS process as a material for a resistance variable type memory cell, and to obtain a large capacity nonvolatile semiconductor storage device at low cost utilizing its oxide.例文帳に追加

不揮発性半導体記憶装置に関し、抵抗変化型メモリセルの材料としてＣＭＯＳプロセスと親和性が良好なＷを用い、その酸化物を利用して低コストで大容量の不揮発性半導体記憶装置を実現しようとする。 - 特許庁

A unit cell constituting a memory of one bit is constituted of two magnetic resistance elements R22a, R22b magnetized so that respective direction of magnetization is reverse direction, and one semiconductor switch element T22 for selecting these magnetic resistance elements.例文帳に追加

１ビットのメモリを構成する単位セルが、互いの磁化の向きが反対向きとなるように磁化される２個の磁気抵抗素子Ｒ２２ａ、Ｒ２２ｂと、これら磁気抵抗素子を選択するための１つの半導体スイッチ素子Ｔ２２とから構成されている。 - 特許庁

An optimum pulse width of a clock signal in which cross talk is not caused is recognized from the decided result S1 by a processor 14, optimum voltage Vcc2 of an operation clock signal CK1 of the FeRAM memory cell group 10 is obtained from this recognized optimum pulse width.例文帳に追加

プロセッサ１４で判定結果Ｓ１からクロストークが生じないクロック信号の最適なパルス幅を認識し、この認識された最適なパルス幅から、ＦｅＲＡＭメモリセル群１０の動作クロック信号ＣＫ１の最適電圧Ｖｃｃ２を求める。 - 特許庁

In the verification operation of the intermediate distribution LM, a voltage corresponding to the verification voltage VLM is applied to the control gate of a selected memory cell Mn while positive voltages Vsrc and Vwell are applied to a source CELSRC and a well SW.例文帳に追加

中間分布ＬＭのベリファイ動作時においては、ソース線ＣＥＬＳＲＣ、及びウエルＳＷには正の電圧Ｖｓｒｃ、Ｖｗｅｌｌを印加しつつ、選択メモリセルＭｎの制御ゲートには、ベリファイ電圧ＶＬＭに対応した電圧を印加する。 - 特許庁

The information recording and reproducing device includes a memory cell, consisting of a recording layer which makes a transition reversibly between a first state having a predetermined resistance, when a voltage pulse is applied, and a second state having a resistance higher than that in the first state.例文帳に追加

情報記録再生装置は、電圧パルスの印加によって所定の抵抗値を持つ第１の状態とこの第１の状態よりも高い抵抗値を持つ第２の状態との間を可逆的に遷移する記録層からなるメモリセルを備える。 - 特許庁

DC currents are detected respectively by charging and discharging gates of a dummy memory cell transistor (MCT) and a reference floating gate transistor (DT) in which a floating gate and a control gate are short-circuited, and gate capacity of these transistors (MCT, DT) is calculated.例文帳に追加

ダミーメモリセルトランジスタ（ＭＣＴ）およびフローティングゲートとコントロールゲートが短絡された参照フローティングゲートトランジスタ（ＤＴ）のゲートを充放電して、直流電流をそれぞれ検出して、これらのトランジスタ（ＭＣＴ，ＤＴ）のゲート容量を算出する。 - 特許庁

To provide a writing method of a nonvolatile semiconductor storage device capable of eliminating a set up time by dropping a pocket P well of a memory cell to a negative potential without waiting a dropping period of a charge pump, in the operation in a drain stress mode.例文帳に追加

ドレインストレスモードの動作時において、チャージポンプの降下期間を待たずに、メモリセルのポケットＰウェルを負電位に降下させ、セットアップ時間をなくすることができる不揮発性半導体記憶装置の書き込み方法の提供を目的とする。 - 特許庁

In the memory cell 81 of the storage element 80, first storage area for rewriting the residual quantity of ink of the ink cartridges 107K and 107F is located to be accessed earlier than a second storage area for storing read only data.例文帳に追加

また、記憶素子８０のメモリセル８１において、インクカートリッジ１０７Ｋ、１０７Ｆのインク残量が書き換えられる第１の記憶領域については、読み出し専用データが記憶される第２の記憶領域よりも先にアクセスされる領域に配置する。 - 特許庁

High potential side power wiring 3a is arranged so that they can cross digit lines DT and DB of an SRAM memory cell, and about half of the full parasitic capacities of the digit lines DT and DB is set as a wiring capacity Cvdd of the high potential side power source wiring 3a.例文帳に追加

ＳＲＡＭメモリセルのディジット線ＤＴ，ＤＢに交差させて高電位側電源配線３ａを配置し、ディジット線ＤＴ，ＤＢの全寄生容量の約半分が対高電位側配線３ａの配線容量Ｃ_vddに設定する。 - 特許庁

Data read out en bloc from sub-arrays SBA0-SBA1 in a memory cell array 20 are compared by a data bus driving circuit 300, the data bus driving circuit 300 drives potentials of data buses DB, /DB with small amplitude in accordance with this compared result.例文帳に追加

メモリセルアレイ２０中のサブアレイＳＢＡ０〜ＳＢＡ１から一括して読み出されたデータは、データバス駆動回路３００により比較され、この比較結果に応じて、データバス駆動回路３００はデータバスＤＢ、／ＤＢの電位を小振幅で駆動する。 - 特許庁

A gate electrode 7 (word line WL) for memory cell selection MISFET extends in the Y direction, on the principal surface of the semiconductor substrate with the same width and a distance between the adjacent gates electrodes (7) (word line WL) is shorter than the width.例文帳に追加

メモリセル選択用ＭＩＳＦＥＴのゲート電極７（ワード線ＷＬ）は、半導体基板の主面のＹ方向に沿って同一の幅で延在し、互いに隣接するゲート電極（７）（ワード線ＷＬ）同士の間隔は、前記幅よりも狭い。 - 特許庁

The nonvolatile semiconductor storage device includes: a substrate 100; a control circuit layer 200a provided on the substrate 100; a support layer 300 provided on the control circuit layer 200a; and a memory cell array layer provided on the support layer 300.例文帳に追加

不揮発性半導体記憶装置は、基板１００と、基板１００上に設けられた制御回路層２００ａと、制御回路層２００ａの上部に設けられた支持層３００と、支持層３００の上部に設けられたメモリセルアレイ層とを備える。 - 特許庁

The capacitor 31 is provided with a lower electrode layer 14b electrically connected to a storage node 51 held at the potential of stored data in the static type memory cell and an upper electrode layer 20 facing the lower electrode layer 14b across a dielectric layer 19.例文帳に追加

キャパシタ３１は、スタティック型メモリセルの記憶データの電位に保持される記憶ノード５１に電気的に接続される下部電極層１４ｂと、下部電極層１４ｂと誘電体層１９を挟んで対向する上部電極層２０とを有している。 - 特許庁

A nonvolatile memory cell includes: a semiconductor substrate 100; a charge trap structure 150 formed on the semiconductor substrate and including an insulating film and a plurality of carbon nano crystals embedded in the insulating film; and a gate 160 formed on the charge trap structure.例文帳に追加

半導体基板１００と、半導体基板上に形成され、絶縁膜および絶縁膜内に埋め込まれた複数の炭素ナノクリスタルを含む電荷トラップ構造物１５０と、電荷トラップ構造物上に形成されたゲート１６０と、を含む。 - 特許庁

The data writing circuit is provided with a buffer circuit including serially connected first and second output transistors and for outputting a write signal to write data in a memory cell, and a control circuit for controlling the buffer circuit.例文帳に追加

データ書き込み回路には、直列接続された第１出力トランジスタと第２出力トランジスタとを有し、メモリセルにデータを書き込むための書き込み信号を出力するバッファ回路と、このバッファ回路を制御する制御回路とが設けられている。 - 特許庁

A voltage of 5V generated by a voltage supply circuit 101 and a voltage of -5 V, which is obtained by polarity inversion of the 5 V by a voltage-polarity inversion circuit 111, are supplied to the memory cell array 102 by a selective connection circuit 105.例文帳に追加

電圧供給回路１０１で生成した５Ｖの電圧と、この５Ｖの電圧の極性を電圧極性反転回路１１１反転してなる−５Ｖの電圧とを、選択接続回路１０５によってメモリセルアレイ１０２に供給する。 - 特許庁

The write-amplifier 23 writes selectively and simultaneously write-in data held in the write-register 22 corresponding to the set write-release flag Wrk in a memory cell array 11 when interruption of the burst cycle is indicated by a control signal/CE.例文帳に追加

ライトアンプ２３は，制御信号／ＣＥによってバーストサイクルの中止が指示されたとき，セットされているライトリリースフラグＷＲｋに対応するライトレジスタ２２ｋに保持されている書込データを，選択的に，且つ，同時にメモリアレイ１１に書き込む。 - 特許庁

In a first test operation mode, a row control circuit 121 and a column control circuit 131 in synchronization with an external clock after fetching the column address output a WORD control signal and a YSW control signal and perform memory cell selection operation.例文帳に追加

第１のテスト動作モードにおいては、ロウコントロール回路１２１及びカラムコントロール回路１３１は、カラムアドレスを取り込んだ後の外部クロックに同期して、ＷＯＲＤ制御信号、ＹＳＷ制御信号を出力し、メモリセル選択動作を行う。 - 特許庁

The semiconductor device has a floating gate electrode 130 and includes an OTPROM capacitor which is equipped with a MOS transistor positioned on a memory cell region, a lower electrode 184 laminated in order, an upper inter-metal dielectric film 200, and an upper electrode 214.例文帳に追加

浮遊ゲート電極１３０を具備し、メモリセル領域に配置されるＭＯＳトランジスタと、順次に積層された下部電極１８４、上部金属間絶縁膜２００、及び上部電極２１４を具備するＯＴＰＲＯＭキャパシタを含む。 - 特許庁

To improve charge retention characteristics and to make a gate electrode low in resistance in a nonvolatile memory cell having a split gate structure wherein a MOS type transistor for nonvolatile storage using a charge accumulation film and a MOS transistor for selecting this are adjacent to each other.例文帳に追加

電荷蓄積膜を用いる不揮発性記憶用ＭＯＳ型トランジスタと、これを選択するＭＯＳ型トランジスタが隣接するスプリットゲート構造を有する不揮発性メモリセルにおいて、電荷保持特性を向上し、ゲート電極を低抵抗化する。 - 特許庁

To provide a forming treatment method to be performed at a low process cost by shortening a treatment time concerning the forming treatment of a nonvolatile variable resistance element of a memory cell, and restricting the element variation of a forming voltage to be required in the forming treatment.例文帳に追加

メモリセルの不揮発性可変抵抗素子のフォーミング処理に係る処理時間が短縮され、フォーミング処理時に必要なフォーミング電圧の素子ばらつきが抑制され、低プロセスコストで行うことができるフォーミング処理方法を提供する。 - 特許庁

The ReRAM cells M of the semiconductor memory device are each formed at an intersection of and between a bit line BL and a word line WL so that each ReRAM cell M is electrically connected to the bit line BL and the word line WL.例文帳に追加

本発明の実施形態による半導体メモリ装置におけるＲｅＲＡＭセルＭは、ビット線ＢＬとワード線ＷＬとの交差部かつ間に、それらビット線ＢＬとワード線ＷＬとに電気的に接続されるように形成されている。 - 特許庁

To provide constitution capable of easily executing the adjustment of data write-in current quantity for securing the predetermined write-in margin by compensating the variation of magnetic characteristics caused by the variation of manufacturing in an MRAM device including an MTJ memory cell.例文帳に追加

ＭＴＪメモリセルを備えるＭＲＡＭデバイスにおいて、製造ばらつきに起因する磁気特性の変動を補償して所定のデータ書込マージンを確保するための、データ書込電流量の調整を容易に実行可能な構成を提供する。 - 特許庁

To shorten an erasure time by holding potential relation (VPW≤VDW) between a P well PW and a deep N well DW with simple circuit constitution and dissolving overhead of a charge/discharge time for the deep N well surrounding a memory cell in applying an erasure pulse.例文帳に追加

簡易な回路構成でＰウェルＰＷと深いＮウェルＤＷとの電位関係（Ｖ_PW≦Ｖ_DW）を保つと共に、消去パルス印加時にメモリセルを囲む深いＮウェルへのチャージ、ディスチャージ時間のオーバーヘッドを解消して、消去時間の短縮化を図る。 - 特許庁

The variable resistance element in each first memory cell has a first recording layer made from oxide of a first metallic material and a second recording layer that is made from the first metallic material and is formed so as to be adjacent to the first recording layer.例文帳に追加

第１のメモリセルの可変抵抗素子は、第１の金属材料の酸化物により形成された第１記録層と、第１の金属材料により形成され、且つ、第１記録層と接するように形成された第２記録層とを有する。 - 特許庁

A memory cell mat (30) is divided into a plurality of entries, an arithmetic logic unit (ALU) is arranged corresponding to each entry (ERY) and between the entries and the corresponding arithmetic logic units, arithmetic/logic operation is executed in bit-serial and entry-parallel mode.例文帳に追加

メモリセルマット（３０）を複数のエントリ（ＥＲＹ）に分割し、各エントリ（ＥＲＹ）に対応して、演算処理ユニット（ＡＬＵ）を配置し、これらのエントリと対応の演算処理ユニットとの間で、ビットシリアルかつエントリパラレル態様で演算処理を実行する。 - 特許庁

A well potential control part 13 drops N well potential or raises power supply potential of P channel field effect transistors M1 and M2 of a memory cell MC in the timing when the potential of a word line WL shifts to a low level from a high level in a writing cycle.例文帳に追加

ウェル電位制御部１３は、書き込みサイクル内においてワード線ＷＬの電位がハイレベルからロウレベルに移行するタイミングでメモリセルＭＣのＰチャンネル電界効果トランジスタＭ１、Ｍ２のＮウェル電位を下降または電源電位を上昇させる。 - 特許庁