「Memory Cell」に関連した英語例文の一覧と使い方(166ページ目) - Weblio英語例文検索

Memory information can be written in a memory cell by selecting whether characteristics of transistors are made an enhancement type or a depression type by connecting a transistor through a connection hole in a contact window 39 and power source lines 37 for body potential in a contact window forming process near the final process in a diffusion process for a transistor group of a drive section.例文帳に追加

ドライブ部のトランジスタ群に対して、拡散工程の中の最終に近いコンタクト窓形成工程で、コンタクト窓３９における接続孔を通じたトランジスタとボディ電位用電源配線３７との接続によって、トランジスタの特性をエンハンスメント型にするかデプレッション型にするかを選択することにより、メモリセルへの記憶情報の書き込みを行うことを可能にする。 - 特許庁

In a nonvolatile semiconductor storage device consisting of a nonvolatile memory having a gate insulating trap film, an interlayer insulating film 108 is formed on a memory cell and then a first opening 120 reaching a bit line 103, and a second opening 121 reaching a dummy word line 105 contiguous to the first opening 120 are formed simultaneously in the interlayer insulating film 108.例文帳に追加

トラップ性のゲート絶縁膜を有する不揮発性メモリからなる不揮発性半導体記憶装置において、メモリセル上に層間絶縁膜１０８を形成した後、層間絶縁膜１０８に、ビット線１０３に到達する第１の開口部１２０、及び第１の開口部１２０に隣接するダミーワード線１０５に到達する第２の開口部１２１を同時に形成する。 - 特許庁

The threshold voltage is set so as to keep in required distribution from one direction for the write selection nonvolatile memory cells in write processing for the rewriting unit using write verify voltage, for a result of write processing, for example, stored information is read out from the nonvolatile memory cell of write selection and non-write selection of the rewriting unit using upper or lower discriminating voltage.例文帳に追加

書換え単位に対する書込み処理において書込み選択の不揮発性メモリセルに対して、書込みベリファイ電圧を用いて、その閾値電圧を一方向から所要の分布に収めるように設定し、書込み処理の結果に対して例えば上裾判定電圧を用いて書換え単位の書込み選択及び書込み非選択の不揮発性メモリセルから記憶情報を読み出す。 - 特許庁

The nonvolatile memory card has a NAND type EEPROM 11 having a cell array of electrically rewritable nonvolatile memory cells arranged repeatedly in row and column directions, test information 18 stored in a predetermined address of the NAND type EEPROM 11, and a controller 12 for testing the NAND type EEPROM 11 according to the test information 18.例文帳に追加

本発明の不揮発性メモリカードは、電気的に書き換え可能な不揮発性メモリセルが行および列方向に繰り返し配置されたセルアレイを有するＮＡＮＤ型ＥＥＰＲＯＭ１１と、ＮＡＮＤ型ＥＥＰＲＯＭ１１の所定のアドレスに格納されたテスト情報１８と、テスト情報１８に基づいて、ＮＡＮＤ型ＥＥＰＲＯＭ１１をテストするコントローラ１２を有する。 - 特許庁

The memory has a plurality of memory cell transistors each comprising a gate insulation film 2 electrically conducting owing to a tunnel effect, a floating gate electrode 21 on the gate insulation film 2, an inter-electrode insulation film 11 formed on the floating gate electrode 21 having a positive charge layer at the layer side of the lower half of a film thickness, and a control gate electrode 24 on the insulation film 11.例文帳に追加

トンネル効果で電気伝導するゲート絶縁膜２と、このゲート絶縁膜２上の浮遊ゲート電極２１と、この浮遊ゲート電極２１上に配置され、膜厚の半分よりも下層側に正電荷層を有する電極間絶縁膜１１と、この電極間絶縁膜１１上の制御ゲート電極２４とを備えるメモリセルトランジスタを複数個配置する。 - 特許庁

The fuel container 105 has a fuel tank 111 storing fuel supplying to a fuel cell 109 mounted on a main body instrument 113, and a memory 104 storing at least one piece of information of kinds of fuel, the remaining amount of fuel in the fuel tank, and how often the fuel tank was used, and separately installed from the fuel cell 109.例文帳に追加

この燃料容器１０５は、本体機器１１３に装着された燃料電池１０９に供給する燃料を貯蔵するための燃料タンク１１１と、燃料の種類、前記燃料タンク内の燃料の残量、前記燃料タンクの使用回数のうち少なくともいずれか１つの情報を記憶するメモリ１０４とを有し、燃料電池１０９とは別体とされている。 - 特許庁

The adaptive ISPP method of the flash memory device of this invention includes a first programming stage of executing programming/verifying loops by a first program voltage and first verifying time until at least one passed cell is generated and a second programming stage of executing the programming/verifying loops by a second program voltage and second verifying time after at least one passed cell is generated.例文帳に追加

本発明のフラッシュメモリ装置の適応的ＩＳＰＰ方法は少なくとも一つのパスセルが発生するまで、第１プログラム電圧と第１検証時間でプログラム及び検証のループを実行する第１プログラム段階と、少なくとも一つのパスセルが発生した後、第２プログラム電圧と第２検証時間でプログラム及び検証のループを実行する第２プログラム段階を含む。 - 特許庁

Offset depending on voltage difference between offset control voltage Vofd and Vofr from a voltage generating circuit 55 and 56 is given to through current of the data line LIO and LIOr, a reference current Iref passing through the dummy cell is set at an intermediate level of levels of two kinds corresponding to stored data of a data read current Idat passing through the selection memory cell.例文帳に追加

電圧発生回路５５および５６からのオフセット制御電圧ＶｏｆｄおよびＶｏｆｒの電圧差に応じたオフセットがデータ線ＬＩＯおよびＬＩＯｒの通過電流間に与えられて、ダミーセルを通過する基準電流Ｉｒｅｆは、選択メモリセルを通過するデータ読出電流Ｉｄａｔの記憶データに応じた２種類のレベルの中間レベルに設定される。 - 特許庁

The non-contact type ID identification system 500 is arranged in a battery pack 2 for a portable telephone set 1, the system 500 is connected to a battery cell 16 in the battery pack 2 and power is directly supplied from the battery cell 16 to the system 500, a memory and a CPU, so that the information processing quantity of the system 500 can be increased.例文帳に追加

携帯電話機１の電池パック２内に非接触型ＩＤ識別システム５００を配置し、電池パック２内の電池セル１６と非接触型ＩＤ識別システム５００とを接続し、非接触型ＩＤ識別システム５００のメモリやＣＰＵに対する電力供給を電池セル１６から直接行い、これにより非接触型ＩＤ識別システム５００の情報処理量を増加させる。 - 特許庁

When a desired region of a memory cell group is cleared, after a clear signal CLR is made logic 1 and signals RAS, CAS are made logic 0, a clear signal CLR is made logic 0 and once RAS, CAS are made logic 1, next, RAS, CAS is made logic 0.例文帳に追加

メモリセル群の所望の領域をクリアするときは，クリア信号ＣＬＲを論理１にしてＲＡＳ，ＣＡＳを論理０にした後，クリア信号ＣＬＲを論理０にして一旦ＲＡＳ，ＣＡＳを論理１にし，次に，ＲＡＳ，ＣＡＳを論理０にする。 - 特許庁

In each of active regions AA, serially connected memory cell transistors M1-M16 are formed by providing impurity diffusion layers to become source and drain regions so as to sandwich the floating gate FG and the control gates CG1-CG16.例文帳に追加

活性領域ＡＡには、上記浮遊ゲートＦＧ及び制御ゲートＣＧ１〜ＣＧ１６を挟むように、ソース、ドレイン領域となる不純物拡散層が設けられることで、直列接続されたメモリセルトランジスタＭ１〜Ｍ１６が形成されていることを特徴としている。 - 特許庁

In the P-type silicon layer 3, every memory cell, N-type source and drain diffusion layers 7, 8 extended to the buried oxide film 2 are so formed that the region sandwiched between the source and drain diffusion layers 7, 8 becomes a body region 9 under a gate insulation layer 5.例文帳に追加

Ｐ型シリコン層３には、メモリセル毎に、埋込酸化膜２まで達するＮ型のソース拡散層７及びドレイン拡散層８が形成され、ゲート絶縁膜５の下でソース拡散層７及びドレイン拡散層８に挟まれた領域がボディ領域９となっている。 - 特許庁

To provide a ferroelectric memory which has a completely new cell structure capable of almost completely solving the problems which ferroelectric memories of types of 1T1C, 2T2C, simple matrix and 1T have, and capable of enabling non-destructive reading.例文帳に追加

本発明の目的は、１Ｔ１Ｃ型、２Ｔ２Ｃ型、単純マトリクス型、及び１Ｔ型強誘電体メモリの持つ課題をほぼ完全に解決する全く新しいセル構造を有し、且つ非破壊読み出しを可能とした強誘電体メモリを提供することにある。 - 特許庁

Furthermore, the impurity concentration of the low-concentration n-type impurity diffusion region 44 formed in the memory cell forming region is set lower than that of a low-concentration n-type impurity diffusion region 50 formed in a high-dielectric strength MISFET forming region.例文帳に追加

さらに、メモリセル形成領域に形成されている低濃度ｎ型不純物拡散領域４４の不純物濃度を、高耐圧ＭＩＳＦＥＴ形成領域に形成されている低濃度ｎ型不純物拡散領域５０の不純物濃度よりも薄くする。 - 特許庁

The semiconductor storage apparatus includes memory cell arrays in which a rectifying element and a variable resistance element are connected in series are arranged at cross parts of a plurality of first wirings and a plurality of second wirings, and a control circuit controlling charging to the first wiring.例文帳に追加

この半導体記憶装置は、整流素子と可変抵抗素子とを直列接続してなるメモリセルが複数の第１配線及び複数の第２配線の交差部に配置されたメモリセルアレイと、第１配線への充電を制御する制御回路とを備える。 - 特許庁

To effectively prevent malfunction or dielectric breakdown of a selection gate transistor even when microfabrication progresses and a rate of capacity between a selection gate line and a control gate of an adjacent memory cell is increased in capacity of the selection gate line.例文帳に追加

微細化が進展し、選択ゲート線の容量において、選択ゲート線と隣接メモリセルの制御ゲートとの間の容量の占める割合が大きくなった場合であっても、選択ゲートトランジスタの誤動作又は絶縁破壊を効果的に防止することができる。 - 特許庁

In a memory cell which has an information storage part held between a first electrode 155 and a second electrode 154, an operation for flowing a current from the first electrode 155 to the second electrode 154 and an operation for flowing a current from the second electrode 154 to the first electrode 155 are performed.例文帳に追加

第１の電極155と第２の電極154に挟まれた情報記憶部を持つメモリセルにおいて、第１の電極155から第２の電極154へと電流を流す動作と、第２の電極154から第１の電極155へと逆方向の電流を流す動作を行う。 - 特許庁

The operation code decoder 204 analyzes a read/write command, changes a data transfer direction to the memory cell 201 according to an instruction, and requests an I/O controller 205 to change the high impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

More specifically the boosting ratio of the boost voltage circuit is controlled so that a current of a read reference transistor to which the boost voltage VPW is applied is maintained higher than a leak current on a bit line from a permitted memory cell transistor.例文帳に追加

本発明は、より具体的には、上記の昇圧電圧が印加される読み出し用の基準トランジスタの電流が、許容されているメモリセルトランジスタからのビット線上のリーク電流よりも高く維持される様に、昇圧電圧回路の昇圧比が制御される。 - 特許庁

When the dummy film 122 is etched, the plan size of the photoresist film is not contracted, and hence the dummy film 122 and the conductive film 106 underlying the dummy film 122 can be etched with high accuracy and a nonvolatile memory cell of a MOS structure having a highly accurate channel length can be formed.例文帳に追加

ダミー膜１２２のエッチング時にフォトレジスト膜の平面寸法が縮小されることがなく、ダミー膜１２２、ないしはその下層の導電膜１０６を高精度にエッチングでき、高精度なチャンネル長のＭＯＳ構造の不揮発性メモリセルが形成できる。 - 特許庁

A gap part 9 whose bottom is separated from the surroundings by a tunnel oxide film 2, whose side face is separated from the surroundings by the side wall film 7, whose upper part is separated from the surroundings by an insulating film 8, and in which the air is filled is provided at the side part of the gate of the memory cell transistor.例文帳に追加

メモリセルトランジスタのゲートの側面部分には、底部がトンネル酸化膜２により周囲と分離され、側面が側壁膜７により周囲と分離され、上部が絶縁膜８により周囲と分離され、空気が充填された空隙部９が設けられる。 - 特許庁

To obtain an automatic wiring design method capable of effectively mitigating a degree of wiring congestion of a wiring channel region surrounding a memory cell, by calculating an optimum wiring path of a functional inter-block wiring in the form of taking in a degree of freedom in a method for taking a line connection position.例文帳に追加

結線位置の取り方の自由度を取り込んだ形で機能ブロック間配線の最適な配線経路の計算をできる様にすることで、効果的にメモリセル周辺の配線チャネル領域の配線混雑度を緩和できる自動配線設計方法を得る。 - 特許庁

The distance λm between the floating gate (FG) and a drain contact (14) of a floating gate transistor (FTR) which constitutes a memory cell is set larger than a distance λ determined based on the minimum designed size between a control gate (CG) and a contact (CT) of a peripheral transistor (PH).例文帳に追加

メモリセルを構成するフローティングゲートトランジスタ（ＦＴＲ）のフローティングゲート（ＦＧ）とドレインコンタクト（１４）の距離λｍは、周辺トランジスタ（ＰＨ）の制御ゲート（ＣＧ）とコンタクト（ＣＴ）の間の最小設計寸法に基づいて定められる距離λよりも大きくする。 - 特許庁

Therefore, when the current is not passed through the memory cell of the selected bit line, the output SA of the sense amplifier 1 and the output RA of the reference amplifier 2 show similar behavior, and the timing when the output SA exceeds the output RA is advanced, as a result, reading rate is accelerated.例文帳に追加

従って、選択されたビット線のメモリセルが電流を流さない場合におけるセンスアンプ１の出力ＳＡとリファレンスアンプ２の出力ＲＡが同様の挙動を示し、出力ＳＡが出力ＲＡを越える時点が早まり、読出速度が速くなる。 - 特許庁

A pre-charge circuit 46 fixes the central bit line to pre-charge voltage, which is selected out of a bit line BL3 connected to the memory cell MC12, four bit lines, and five bit lines being adjacent to it, on the other hand, put other bit lines in a floating state by pre-charge voltage.例文帳に追加

プリチャージ回路４６は、メモリセルＭＣ12に接続されたビット線ＢＬ3とそれに隣接する４本のビット線との５本のビット線のうち、中央のビット線をプリチャージ電圧に固定する一方、残りのビット線をプリチャージ電圧でフローティング状態にする。 - 特許庁

Furthermore, the memory cell can be more lessened in operating voltage by a method wherein a pull-up electrode is provided above the gate electrode 8 close to it through the intermediary of a dielectric film, a pull-up gate bias circuit through which a prescribed voltage is applied to the pull-up gate is provided, and the gate electrode 8 is raised up in voltage by capacitive coupling.例文帳に追加

さらに低電圧化するには、例えばゲート電極８上方に誘電膜を介して近接するプルアップ電極と、これに所定電圧を印加するプルアップゲートバイアス回路とを設け、容量結合によりゲート電極８を昇圧するとよい。 - 特許庁

A memory cell M00 including a pair of inverters connected in cross-couple is provided with a first switch part provided between a bit line BL and an output of one side of inverters and a second switch part provided between a bit line XBL and the other side of the inverters.例文帳に追加

クロスカップル接続される一対のインバータを含むメモリセルＭ００は、ビットラインＢＬと、一方のインバータの出力との間に設けられる第１スイッチ部と、ビットラインＸＢＬと、他方の前記インバータの出力との間に設けられる第２スイッチ部とを備えている。 - 特許庁

The sensing speed is increased via a gate voltage control circuit of the shared MOS transistor connecting a sense amplifier and a memory cell array by considering the noise at sensing, lowering the shared MOS transistor gate voltage (SHR) in two steps and reducing the amplified bit line capacity.例文帳に追加

センスアンプとメモリセルアレイを接続するシェアードＭＯＳトランジスタ・ゲート電圧制御回路により、センス時にノイズを考慮した上で、シェアードＭＯＳトランジスタ・ゲート電圧（ＳＨＲ）を２段階で下げ、増幅するビット線容量を低減することで、センス速度を高速化する。 - 特許庁

This semiconductor storage 1000 is provided with a test mode setting circuit 6 which receives an external signal and can set plural test modes in serial, a voltage generating circuit 8, a column system control circuit 10, a row system control circuit 12, and a memory cell array 14.例文帳に追加

本発明に係る半導体記憶装置は、外部信号を受けて複数のテストモードをシリアルに設定することが可能なテストモード設定回路６、電圧発生回路８、コラム系制御回路１０、ロウ系制御回路１２、およびメモリセルアレイ１４を備える。 - 特許庁

In respective fuel injection processes, one value is written in a memory cell of a storage device with respective cylinders, the value fixes the ignition timing of the corresponding cylinders with every fuel quantity injected each time, and is read out again when igniting the respective cylinders.例文帳に追加

各燃料噴射過程の際に各シリンダ毎に、１つの値を記憶装置のメモリセルに書込み、該値は、そのつどの噴射される燃料量毎に該当するシリンダの点火時期を確定し、さらにそれぞれのシリンダが点火されるべき場合には再び読出されるようにする。 - 特許庁

At the test mode, a selector circuit 75 receives output of the selector circuits 72 and 74, and when an object of an operation test is a spare memory cell, the circuit 75 outputs an output of the selector circuit 74 to a test device as test output data TDout.例文帳に追加

セレクタ回路７５は、テストモード時において、セレクタ回路７２および７４の出力を受けて、動作テストの対象がスペアメモリセルである場合には、セレクタ回路７４の出力をテスト出力データＴＤｏｕｔとして、試験装置に対して出力する。 - 特許庁

The non-volatile semiconductor storage device is provided with at least the memory cell array composed of a plurality of element separation areas 16, a plurality of element areas 12 surrounded on the element separation area 16, a plurality of floating gate electrodes 18, and a control gate electrode 22.例文帳に追加

複数の素子分離領域１６と、素子分離領域１６に囲まれた複数の素子領域１２と、複数の浮遊ゲート電極１８と、制御ゲート電極２２と、から構成されたメモリセルアレイを少なくとも具備する不揮発性半導体記憶装置である。 - 特許庁

When the state, in which a defective normal word line NWL0 in a memory cell array, is replaced by a spare word line SWL0, a word line precharge signal ZHPCG0 outputted from a word line precharge signal generating circuit is activated to an 'L' level during a precharge period.例文帳に追加

メモリセルアレイ内の不良ノーマルワード線ＮＷＬ０がスペアワード線ＳＷＬ０と置換されている状態の場合、プリチャージ期間中はワード線プリチャージ信号発生回路から出力されるワード線プリチャージ信号ＺＨＰＣＧ０がＬレベルに活性化される。 - 特許庁

A diffusion layer region 131 of a transistor 13, constituting a switch of a memory cell and a storage node 151 constituting one electrode of a capacitor 15 are formed of a thin layer 151a, containing oxygen and a layer 151b in which oxygen is not contained.例文帳に追加

メモリセルのスイッチを構成するトランジスタ１３の拡散層領域１３１と容量１５の一方の電極を構成するストレージノード１５１を酸素を含有する薄い酸素含有層１５１ａと酸素を含有していない酸素非含有層１５１ｂとから形成する。 - 特許庁

A first interlayer insulating film 15 is deposited on a semiconductor substrate 11 on which a transistor having a gate electrode 13a, etc., is formed and a capacitor section of a memory cell composed of storage node electrodes, etc., or a conductor wiring is formed on the insulating film 15.例文帳に追加

ゲート電極１３ａ等を有するトランジスタが形成されている半導体基板１１の上に、第１の層間絶縁膜１５を堆積し、第１の層間絶縁膜１５の上に、ストレージノード電極等からなるメモリセル容量部又は導体配線を形成する。 - 特許庁

The operation code decoder 204 analyzes a reading/writing command, changes the data transfer direction to the memory cell 201, and requests an I/O controller 205 to change high-impedance setting of a signal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

The volatile memory includes: a cell transistor having a lower gate dielectric, an intermediate gate dielectric for charge trapping, and an upper gate dielectric, all laminated in order as a gate dielectric; and a transistor for logic, having a single layer of an oxide film as a gate dielectric.例文帳に追加

ゲート誘電体として順次積層された下部ゲート誘電体、電荷トラップのための中間ゲート誘電体、及び上部ゲート誘電体を備えたセルトランジスタと、ゲート誘電体として単一層の酸化膜を備えたロジック用トランジスタとで、揮発性メモリを構成する。 - 特許庁

The semiconductor device includes the guard ring provided to surround a memory cell region, a peripheral circuit region provided outside the guard ring, a support film provided on the guard ring and the peripheral circuit region, and a contact plug provided within the peripheral circuit region.例文帳に追加

半導体装置は、メモリセル領域を囲むように設けられたガードリングと、ガードリングの外側に設けられた周辺回路領域と、ガードリング及び周辺回路領域上に設けられた支持体膜と、周辺回路領域内に設けられたコンタクトプラグとを有する。 - 特許庁

A capacitor (C) is provided above or below a memory cell (MC) having a storage element to which storage information is to be written by a current and a selection element connected to the storage element, and storage information is written by a charge accumulated in the capacitor into the storage element.例文帳に追加

電流により記憶情報が書き込まれる記憶素子と、当該記憶素子に接続される選択素子と、を有するメモリセル（ＭＣ）の上方または下方にキャパシタ（Ｃ）を設け、当該キャパシタに蓄積された電荷によって記憶素子に書き込みを行う。 - 特許庁

When new relief information S3 is output from a redundant relieving part, a relief judgment part 5 judges whether to relieve the main memory cell, based on stored information S4 stored in the nonvolatile element part 4 and the new relief information S3.例文帳に追加

救済判定部５は、冗長救済部から新たな救済情報Ｓ３が出力された場合、不揮発性素子部４が記憶する格納情報Ｓ４と、当該新たな救済情報Ｓ３とに基づいて、メインメモリセルを救済するか否かを判断する。 - 特許庁

To provide a dielectric memory having a stereoscopically stacked structure wherein the wiring delay caused by its upper electrode of a cell plate is prevented and its high integration and its high-speed operation are made possible, without depending on the materials used in its dielectric film and its capacitor upper electrode.例文帳に追加

誘電体膜に用いる材料及び容量上部電極に用いる材料に依存することなく、上部電極のセルプレートの配線遅延を防止し、高集積で且つ高速動作が可能な立体スタック型構造の誘電体メモリを提供する。 - 特許庁

The operation code decoder 204 performs an analysis of read/write command; in accordance with the command, changes the data transfer direction with respect to the memory cell 201; and requests an I/O controller 205 to change the high-impedance setting of a sinal line connected to a data terminal DT.例文帳に追加

オペレーションコードデコーダ２０４は、読み出し／書き込みコマンドを解析し、命令に応じてメモリセル２０１に対するデータ転送方向を変更し、データ端子ＤＴと接続されている信号線のハイインピーダンス設定を変更するようＩ／Ｏコントローラ２０５に要求する。 - 特許庁

Meanwhile, a resistance value of the resistor 62 is set so that a time constant of an integration circuit constituted of this resistor 62 and a stray capacitance connected to the drain power source lines 12 of all memory cell arrays 10 becomes in a range of 40-60% access specified value of enable signal/CE.例文帳に追加

なお、抵抗６２の抵抗値は、この抵抗６２と全メモリセルアレイ１０のドレイン電源線１２に接続される浮遊容量とで構成される積分回路の時定数が、イネーブル信号／ＣＥのアクセス規格値の４０〜６０％の範囲となる値に設定する。 - 特許庁

To provide a crystallization equipment which carries out an initial crystallization which will not cause the breakage of peeling etc. near a phase-change material in an element preparing process, concerning the phase-change material for a phase-change non-volatile memory cell, and stabilizes its characteristics since the initiation of rewriting.例文帳に追加

相変化不揮発性メモリセル用の相変化材料に関し、素子作成プロセス中に前記相変化材料近傍において剥離などの破壊を生じさせない初期結晶化を行い、書き換えの初期から特性を安定させる結晶化装置を提供する。 - 特許庁

To manufacture a memory medium having a cell capable of recording a multi-valued digital signal by holding a state of a line of a magnetic force and a state of electrons on an infinitesimal superconducting ring, or an infinitesimal superconducting plate and a device for fetching a signal from the medium.例文帳に追加

微小な超電導リング又は微小な超電導板に、磁力線の状態、及び、電子の状態を保持させることにより、多値のデジタル信号を記録できる素子からなる、メモリー媒体、及び、それから信号を取り出す装置を作製すること。 - 特許庁