「Memory Cell」に関連した英語例文の一覧と使い方(157ページ目) - Weblio英語例文検索

The memory cell 50A, 50B comprises electric charges compensating circuits 56A, 56B constituted of inverters respectively, and the electric compensating circuits 56A, 56B comprise P channel TFT 562, 566 which can be formed respectively on bulk transistors.例文帳に追加

メモリセル５０Ａ，５０Ｂは、それぞれインバータで構成される電荷補填回路５６Ａ，５６Ｂを含み、電荷補填回路５６Ａ，５６Ｂは、それぞれバルクトランジスタの上層に形成可能なＰチャネルＴＦＴ５６２，５６６を含む。 - 特許庁

Plural global word lines are arranged through the memory cell array so as to correspond to the local word lines, respectively, and the local decoder circuit connects the local decoder circuit the local word lines with the global word lines in response to a control signal.例文帳に追加

複数のグロ−バルワ−ドラインがロ−カルワ−ドラインに各々対応するようにメモリセルアレイを通じて配列され、ロ−カルデコ−ダ回路は制御信号に応答してロ−カルワ−ドラインとグロ−バルワ−ドラインとを連結する。 - 特許庁

To provide a ferroelectric capacitor which improves fatigue characteristics and is suitable for a high capacity nonvolatile memory cell, a method of efficiently manufacturing the same, and a high-performance semiconductor device having the ferroelectric capacitor.例文帳に追加

疲労特性が改善し、大容量の不揮発性メモリとして好適な強誘電体キャパシタ及びその効率的な製造方法、並びに、該強誘電体キャパシタを有する高性能な半導体装置の提供。 - 特許庁

A photoresist 17 is formed on a polysilicon film 16 and the photoresist 17 is patterned to exist in a shape that covers a select transistor from the top of a memory cell transistor or in a shape that extends to the select transistor STr.例文帳に追加

ポリシリコン膜１６上にフォトレジスト１７を形成し、このフォトレジスト１７をメモリセルトランジスタ上からセレクトトランジスタを覆う形状又はセレクトトランジスタＳＴｒまでかかる形状に残存するようにパターニングする。 - 特許庁

The semiconductor device is provided with a body line (BDL), to which a body part of a memory cell transistor 100A is connected, and the potential of the body part is controlled by a body part controlling device connected with the body line.例文帳に追加

ボディ線（ＢＤＬ）という配線が設けられ、メモリセルトランジスタ１００Ａのボディ部がこのボディ線（ＢＤＬ）に接続され、ボディ線に接続されたボディ部制御装置によりボディ部の電位が制御されている。 - 特許庁

Since no re-writing of "1" is conducted to a high resistive state (the state in which "1" is held), the resistive ratio of the memory cell is made greater, the reading output signals are made larger and the reading access time is made faster.例文帳に追加

高抵抗状態（“１”を保持している状態）への“１”の再書込を行なわないから、メモリセルの抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。 - 特許庁

Because the first and second select gates are self-aligned in a spacer configuration on both sidewalls of the stacked gate structure, it is enabled to decrease the area of the memory cell, thereby improving the degree of integration of the device.例文帳に追加

前記第１及び第２選択ゲートがスペーサ形態で前記積層ゲート構造の両側壁に自己整列されるので、メモリセルの大きさを減らすことができるので、素子の集積度を向上させることができる。 - 特許庁

To improve the function of each of transistors in the cell array of a nonvolatile memory and in a high voltage circuit and the low voltage circuit of a peripheral circuit section, by reducing the number of manufacturing processes of a gate insulation film of the transistor in each region.例文帳に追加

不揮発性メモリのセルアレイと周辺回路部の高電圧系回路と低電圧系回路の各領域のトランジスタのゲート絶縁膜の製造工程数を削減し、各領域のトランジスタの機能を向上させる。 - 特許庁

To read data out from a memory cell while the voltage of an input terminal is kept at a reference voltage without gain reduction even under the condition that the voltage of the power supply is in a lower level, alternatively the reference voltage of the input terminal is in a higher level.例文帳に追加

利得低下がなく入力端を基準電圧に保ってメモリセルからデータを読み出すことを、電源電圧がより低い又は入力端の基準電圧がより高い条件でも実現する。 - 特許庁

To provide a technique for manufacturing a high-precision capacitance element without implementing an additional step of manufacturing the capacitance element for a semiconductor device having a nonvolatile memory cell and the capacitance element formed on a semiconductor substrate.例文帳に追加

半導体基板上に不揮発性メモリセルと容量素子とを形成する半導体装置において、容量素子を製造する追加工程を実施することなく、高精度な容量素子を製造できる技術を提供する。 - 特許庁

Further, the pattern of the conductive film for forming the third gate electrode 5a, serving as a mask for forming the isolation part 10 to be self-aligned, is formed without a misalignment with respect to a channel, inclusive of a case of a stack-type memory cell as well.例文帳に追加

また、スタック型のメモリセルの場合も含めて、分離部１０の自己整合形成のマスクとなる第３ゲート電極５ａ形成用の導体膜パターンは、チャネルに対して合わせずれ無しに形成される。 - 特許庁

To provide a gate structure of a flash memory cell which has a multi-capacitor structure capable of increasing programming and erasing rates by an increase in the coupling ratio, a method of forming the same, and a method of forming the dielectrics film for the same.例文帳に追加

カップリング比の増加によるプログラム及び消去速度を増加させることができる、マルチキャパシタ構造を有するフラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法を提供すること。 - 特許庁

The control part 11 executes generation suppression corresponding to the generation suppression amount per time zone, and when a voltage of the accumulator battery reaches a cancellation voltage (unit cell 1V) of the memory effect, the generation suppression is released.例文帳に追加

制御部１１は時間帯別発電抑制量に対応した発電抑制を実施するとともに、蓄電池の電圧がメモリー効果の解消電圧（単セル１Ｖ）に達するとともに、発電抑制を解除する。 - 特許庁

A SDRAM 10 has a timing controller 1, a row address decoder 2, a column address decoder 3, a memory cell array 4, a read/write controller 5, I/O buffers 60, 690, 6180, 6270, and I/O terminals 70, 790, 7180, 7270.例文帳に追加

ＳＤＲＡＭ１０は，タイミングコントローラ１，ロウアドレスデコーダ２，カラムアドレスデコーダ３，メモリセルアレイ４，リード／ライトコントローラ５，Ｉ／Ｏバッファ６_０，６_９０，６_１８０，６_２７０，およびＩ／Ｏ端子７_０，７_９０，７_１８０，７_２７０を有する。 - 特許庁

The number of simultaneous activities at the refresh of a memory cell array is kept as it is by setting an internal test mode, and at the refresh operation of a DRAM, the operation is carried out by an externally inputting address signal not an internally generating address signal.例文帳に追加

内部のテストモードを設定することで、メモリセルアレイのリフレッシュ時の同時活性数をそのままで、ＤＲＡＭのリフレッシュ動作時には、内部発生アドレス信号ではなく外部入力アドレス信号によって動作を行う。 - 特許庁

To provide a word line boosting circuit that adjusts a boosting voltage supplied to a word line in accordance with variations in characteristics, dispersion and the like of a memory cell, and further to provide a storage device, an integrated circuit device, an electronic apparatus and the like.例文帳に追加

メモリーセルの特性変動やばらつき等に追従してワードラインに供給する昇圧電圧を調整するワードライン昇圧回路、記憶装置、集積回路装置、及び電子機器等を提供する。 - 特許庁

An EEPROM memory cell uses a PMOS type floating gate transistor, formed in an n-well 54 to form a control capacitor, when a floating gate 60 is defined over a p-diffused region 68 formed in the n-well 54.例文帳に追加

EEPROMメモリセルは、フローティングゲート６０がｎウエル５４に形成されるｐ-拡散領域６８上に定められる場合、ｎウエル５４に形成されるPMOS型のフローティングゲートトランジスタを用いて制御キャパシタを形成する。 - 特許庁

To provide a nonvolatile memory device which does not execute verifying operations to remaining cells excluding a program objective cell for removing a source line bouncing phenomenon and bit line coupling noise, etc., and to provide a method of operating the device.例文帳に追加

ソースラインバウンシング現象とビットラインカップリングノイズ等を解消するためにプログラム対象セルを除いた残りのセルに対しては検証動作を遂行しない不揮発性メモリ装置、及びその動作方法を提供する。 - 特許庁

A memory cell structure, without the need for a capacitor is formed of a laminated structure, composed of a metal 1/an insulation film 2/n-type silicon 3/an n-type delta doped layer 4/a non-doped buffer layer 5/a p-type delta doped layer 6/p-type silicon 7.例文帳に追加

キャパシタの不要なメモリセル構造を、金属１／絶縁膜２／ｎ型シリコン３／ｎ型デルタドープ層４／ノンドープバッファ層５／ｐ型デルタドープ層６／ｐ型シリコン７からなる積層構造によって形成する。 - 特許庁

To provide a magnetic recording medium including a structure in which magnetic layers are coupled in a magnetically anti-parallel state without using any rare metal such as Co or Ru, and to provide a perpendicular magnetic recording medium, a magnetic storage device and a magnetic memory cell.例文帳に追加

Ｃｏ、Ｒｕなどの希少金属を用いることなく、磁気的に反平行状態で結合した構造を含む磁気記録媒体、垂直磁気記録媒体、磁気記憶装置、磁気メモリセルを提供すること。 - 特許庁

The memory cell is formed on a groove which is formed in stripe geometry in multiple steps in a silicon substrate, and has the third gate and the local bit line which are extended in the direction of the stripe and has a second gate extended in a direction perpendicular to the direction of the third gate and the local bit line.例文帳に追加

メモリセルはシリコン基板上に形成されたストライプ状の多段の溝上に形成され、ストライプの方向に第３ゲート、ローカルビット線が延在し、それと垂直な方向に第２ゲートが延在する。 - 特許庁

To make it possible to perform copying, transfer, and plural transfers (integration) in cell block units in a memory device only by inputting a control command, and giving the address of the origin of copy or the origin of transfer, and the address of the destination to be copied and the destination to be transferred.例文帳に追加

メモリデバイス内で、セルブロック単位で複写、移動、複数移動（統合）を、命令コマンドの入力と複写元又は移動元のアドレスと複写先又は移動先のアドレスとを与えるだけで行うことができる。 - 特許庁

The area of each OEL element corresponds to a value shown by an image signal of each memory cell connected thereto, and the area ratio is set to S1:S2:S3:S4:S5:S6=1:2:4:8:16:32, so that light is emitted at a brightness proportional to the area.例文帳に追加

各ＯＥＬ素子の面積は、接続された各メモリセルの画像信号が示す値に対応し、その面積比は、Ｓ１：Ｓ２：Ｓ３：Ｓ４：Ｓ５：Ｓ６＝１：２：４：８：１６：３２となっており、面積に比例した明るさで発光するように設定されている。 - 特許庁

To open a storage node contact in the vicinity of a pressure limit and suppress a rise in resistance of the storage node contact in accordance with a reduction in memory cell size of a DRAM such that it will be compatible with a DRAM of 0.1 μm-generation.例文帳に追加

ＤＲＡＭのメモリセルの縮小化に合わせて記憶ノードコンタクトを耐圧限界付近で開口するとともに記憶ノードコンタクトの抵抗上昇の抑制を図り、０．１μｍ世代ＤＲＡＭへの対応を図る。 - 特許庁

Next, the subject is made to reproduce the order of display of the stimulative display based on the subject's memory, and the input operation (touching the cell positions on the display panel by finger) by the subject as the act of reproduction is received.例文帳に追加

次に、刺激表示の表示順序を被験者に記憶に基づき再現させ、この再現行為としての被験者によるセル２３Ａ，２３Ｂ，２３Ｃへの入力操作（指で画面のセル位置を触れる操作）を受け付ける。 - 特許庁

A bit line being adjacent to a bit line to which a selection memory cell is connected is kept in a pre-charge state by pairs of bit lines (B1, /B1-B4, /B4), also, other bit lines are arranged between each pair of bit line.例文帳に追加

ビット線対（Ｂ１，／Ｂ１−Ｂ４，／Ｂ４）により、選択メモリセルが接続するビット線に隣接するビット線をプリチャージ状態に維持し、かつ各ビット線対の間には別のビット線のビット線を配置する。 - 特許庁

That is, at the application time of a power source, data to be stored in the registers 21, 23 are read out from an initial setting data region in a memory cell array 11, and are stored successively in each register 21, 23 via an I/O bus 15.例文帳に追加

すなわち、電源投入時に、メモリセルアレイ１１内の初期設定データ領域からレジスタ２１、２３に格納すべきデータが読み出され、１／Ｏバス１５を介して各レジスタ２１、２３に順次格納される。 - 特許庁

Next, a source line is grounded by a source line transistor Q24, the bit line BL2 is connected to the column latches G3, G4, data in accordance with a threshold value of a memory cell are held in the column latches G3, G4, and write-verify operation is performed.例文帳に追加

次に、ソース線トランジスタＱ２４によりソース線を接地し、ビット線ＢＬ２とカラムラッチＧ３、Ｇ４とを接続し、メモリセルのしきい値に応じたデータがカラムラッチＧ３、Ｇ４に保持され、書込ベリファイ動作が実行される。 - 特許庁

To provide a technique by which a short circuit of a selection gate electrode and a control gate electrode can be suppressed, and a short circuit failure between both can be reduced in a semiconductor device having a MONOS-type nonvolatile memory cell of a split gate structure.例文帳に追加

スプリットゲート構造のＭＯＮＯＳ型不揮発性メモリセルを有する半導体装置において、選択ゲート電極と制御ゲート電極との短絡不良を低減することのできる技術を提供する。 - 特許庁

During the stop of the fuel cell, decrease rate of the atmospheric temperature is calculated from the atmospheric temperature, detected by a temperature sensor and an elapsed time from the stop of the fuel and is stored in a memory part.例文帳に追加

燃料電池の停止中に温度センサによって検出した大気温度と燃料電池の停止からの経過時間とから燃料電池の停止中の大気温度の低下率を計算して、記憶部に格納する。 - 特許庁

The start address of a shared memory is stored in a link address storage place at the tail of a line transmission queue, and transmission cell data are fetched out from the head of the line transmission queue and are forwarded.例文帳に追加

そして、回線送信待ち行列の最後尾にあるリンクアドレス格納場所に、共有メモリの先頭アドレスを格納し、回線送信待ち行列の先頭から送信セルデータを取り出して転送を実行する。 - 特許庁

As its result, power consumption can be reduced because the useless leakage current flowing into the memory cell, not chosen as the access object, can be reduced compared with the conventional circuit which precharges all the bit line pairs at the supply voltage across the board.例文帳に追加

その結果、全てのビット線対を一律に電源電圧にプリチャージする従来の回路と比較して、非アクセス対象のメモリセルに流れる無駄なリーク電流を減らせるため、消費電力を削減できる。 - 特許庁

By activating the word lines in the unit of memory cell group on the basis of not only the first address but also part of the second address which activates the bit lines, the number of word lines activated for accessing can be made the minimum at all times.例文帳に追加

第１アドレスだけでなく、ビット線を活性化する第２アドレスの一部に基づいて、メモリセルグループの単位でワード線を活性化することで、アクセスするために活性化されるワード線の数を常に最小限にできる。 - 特許庁

Voltage of an odd number (or even number) sense node is varied according to a state of a corresponding memory cell during a second sense period, while voltage of an even number (or odd number) sense node is fixed at a predetermined voltage.例文帳に追加

偶数（又は奇数）感知ノードの電圧は、第２感知区間の間、対応するメモリセルの状態によって変わる一方、奇数（又は偶数）感知ノードの電圧は、第２感知区間の間、特定電圧に固定される。 - 特許庁

An external sector address is inputted to a sector address conversion circuit 40 as shown in (A) and converted by the sector address conversion circuit 40 into a sector address as an internal address and a memory cell array is accessed through an address decoder circuit 41.例文帳に追加

（Ａ）に示すように、外部からのセクタアドレスをセクタアドレス変換回路４０に入力し、セクタアドレス変換回路４０で、内部アドレスのセクタアドレスに変換して、アドレスデコーダ回路４１を介して、メモリセルアレイにアクセスする。 - 特許庁

To provide a flash memory element which is effective for preventing interference between adjacent cells by executing a program operation in a unit of word line and programming the cell sharing the same word lines, and to provide a programming method thereof.例文帳に追加

ワードライン単位でプログラム動作を実施して、同一ワードラインを共有するのセルをプログラムすることにより、隣接するセル間での干渉防止に有効なフラッシュメモリ素子とそのプログラム方法を提供する。 - 特許庁

Source potential connection transistors 12 for supplying a source control potential from a source potential interconnect line 13 to a source node are arranged while being distributed in a memory cell array 1, and a source potential control circuit 5 is arranged in a row decoder block 2.例文帳に追加

ソース電位配線１３からソース制御電位をソースノードに供給するソース電位接続トランジスタ１２をメモリセルアレイ１内に分散配置し、ソース電位制御回路５はロウデコーダブロック２内に配置する。 - 特許庁

To perform redundant replacing test having higher efficiency of replacement and to improve productivity by discriminating whether a redundant program means is used for a redundant memory cell operation test function before redundancy replacement or not.例文帳に追加

冗長置換前の冗長メモリセル動作試験機能に冗長プログラム手段使用の有無を判別可能とさせることにより、より置換効率の高い冗長置換試験を可能とし、生産性向上を図ることである。 - 特許庁

The magnetic memory cell comprises a ferromagnetic tunnel junction (MTJ) 40 constituted by sequentially laminating at least an antiferromagnetic layer 42, a ferromagnetic fixed layer 43, a non-magnetic spacer layer 44 and a ferromagnetic free layer 45.例文帳に追加

磁気メモリ素子は、少なくとも、反強磁性層４２、強磁性固定層４３、非磁性スペーサ層４４及び強磁性自由層４５を順次に積層して構成された強磁性トンネル接合（ＭＴＪ）４０を有する。 - 特許庁

The select gate transistor ST is in contact with the first insulating film 19 and also in contact with a laminated insulating film including a second insulating film 11 having more fixed electric charges than the first insulating film 19 on a side surface on the memory cell transistor side.例文帳に追加

選択ゲートトランジスタＳＴは、第１絶縁膜１９と接し、且つ、メモリセルトランジスタ側の側面で第１絶縁膜１９より固定電荷の多い第２絶縁膜１１を含む積層絶縁膜と接している。 - 特許庁

In the vicinity of a terminal portion of the power supply wiring 90 side, the write digit line WDL has a reinforcing portion 95 in which a cross sectional area is increased compared to a stationary portion 93 corresponding to a position where an MTJ memory cell is disposed.例文帳に追加

ライトディジット線ＷＤＬは、電源配線９０側の末端付近に、ＭＴＪメモリセルの配置位置に対応する定常部分９３と比較して断面積を増大ざせた強化部分９５を有する。 - 特許庁

An output part Z-SCAN stores signals G0 to G4 which are 1st to 4th satisfactory/unsatisfactory data showing that they are active/inactive, respectively, according to whether or not the associative memory cell groups of the 0th to 4th columns are satisfactory.例文帳に追加

出力部Ｚ−ＳＣＡＮは、第０列乃至第４列の連想メモリセル群の良／否に応じて活性／非活性をそれぞれ示す第０乃至第４の良否データである信号Ｇ０〜Ｇ４を記憶している。 - 特許庁

In the first operation, a bit line to which a nonvolatile memory cell which is made an on-state by applying first voltage in which read is performed in read operation and made non-selection, to a plurality of word lines is connected, is detected.例文帳に追加

第１動作では、読出し動作において読出し非選択とする第１電圧を複数のワード線に印加することによってオン状態にされる不揮発性メモリセルが接続するビット線を検出する。 - 特許庁

A pattern inside the forbidden region 404m is removed from a pattern 204m of the main chip of a memory cell for the formation of a main chip modified pattern 7, data D4 and data D7 are composited into a pattern D8 for a test chip.例文帳に追加

メモリセルの本チップのパターン２０４ｍから、禁止領域４０４ｍ内にあるパターンを除き、本チップ修正パターン（Ｄ７）とし、データＤ３とデータＤ７とを合成して、テストチップのためのパターンデータＤ８とする。 - 特許庁

The second memory cell consists of a second resistance change element, having one end connected to a third bit line, and third and fourth FETs, connected in parallel between the other end of the second element and a fourth bit line.例文帳に追加

第２メモリセルは、一端が第３ビット線に接続される第２抵抗変化素子と、第２抵抗変化素子の他端と第４ビット線との間に並列接続される第３及び第４ＦＥＴとから構成される。 - 特許庁