「Memory Cell」に関連した英語例文の一覧と使い方(153ページ目) - Weblio英語例文検索

A word line driver WDa activates the word line W with a lower potential (Vcc-Vt) than a supply potential (Vcc) of the memory cell MC at the time of the initial stage of conduction between this node and the bit lines B, /B.例文帳に追加

ワード線ドライバＷＤａは、このノードとビット線Ｂ及び／Ｂとの導通初期、メモリセルＭＣの給電電位（Ｖｃｃ）よりも低い電位「Ｖｃｃ−Ｖｔ」にてワード線Ｗを活性化する。 - 特許庁

To provide a semiconductor integrated circuit in which an area required for arrangement of a memory cell array and circuit design is easy to carry out, by avoiding congestion of wirings on an upper wiring layer, and to provide a manufacturing method therefor.例文帳に追加

上位の配線層の配線の混雑を回避し、メモリセルアレイの配置領域を大きくでき、回路設計が容易な半導体集積回路及びその製造方法を提供すること。 - 特許庁

First to third bit line clamping circuits 371 to 373 are respectively coupled to the bit lines and the reference bit lines and pass prescribed currents to the reference bit lines in accordance with selected magnetic memory cell data.例文帳に追加

第１乃至第３ビットラインクランピング回路３７１〜３７３は、ビットラインと基準ビットラインに各々連結され、選択された磁気メモリセルデータに従って所定の電流をビットラインと基準ビットラインに流す。 - 特許庁

In access to a memory cell , when the column decoder 4 selects a word line WL, the column decoder turns on the transfer gates G1, G2 after keeping the transfer gates G1, G2 in off-states for a prescribed time.例文帳に追加

カラムデコーダ４は、メモリセルＭＣへのアクセスにおいて、ワード線ＷＬの選択の際、トランスファゲートＧ１、Ｇ２を所定時間オフ状態に維持した後、トランスファゲートＧ１、Ｇ２をオン状態にする。 - 特許庁

In each of entry (ERYO-ERYN) in a memory cell array 1, current source elements (CSTY0-CSTN) driving a constant current are provided commonly at corresponding CAM cells (CC0 to CCN).例文帳に追加

メモリセルアレイ１内のエントリ（ＥＲＹ０−ＥＲＹＮ）の各々において、対応のＣＡＭセル（ＣＣ０−ＣＣＮ）に共通に、定電流を駆動する電流源素子（ＣＳＴ０−ＣＳＴＮ）を設ける。 - 特許庁

To provide a semiconductor device in which the characteristic of a memory cell region, that of a logic circuit region and that of the other circuit region are made optimal respectively, so as to be mixed and mounted on the same substrate, and to provide a method of manufacturing the semiconductor device.例文帳に追加

メモリセル領域と論理回路領域と他の回路領域の特性がそれぞれ最適化されて、同一基板上に混載された半導体装置およびその製造方法を提供する。 - 特許庁

To provide a nonvolatile semiconductor storage device from which data can be read out accurately, which has a superior charge holding characteristic and a superior rewriting endurance, and in which no write is made with a nonselected memory cell transistor.例文帳に追加

データを正確に読出すことができ、電荷保持特性および書換耐性に優れ、かつ非選択のメモリセルトランジスタで書込が行なわれない不揮発性半導体記憶装置を提供する。 - 特許庁

Read-word lines RWL are arranged corresponding respectively to rows of a memory cell MC arranged in matrix, and bit lines BL and a reference voltage wiring SL are arranged corresponding respectively to columns.例文帳に追加

行列状に配置されたメモリセルＭＣの行にそれぞれ対応して、リードワード線ＲＷＬが配置され、列にそれぞれ対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

Furthermore, by a low data holding power supply control circuit 150, controlling voltage for low data holding power supply for a memory cell is made higher in a degree of 0.1 V than the ground level, so that a current potential for an access transistor is lowered.例文帳に追加

さらに、ローデータ保持電源制御回路１５０により、メモリセルのローデータ保持電源の電圧を接地レベルよりも０．１Ｖ程度高い電圧に制御してアクセストランジスタの電流能力を落とす。 - 特許庁

To provide a ferroelectric type nonvolatile semiconductor memory that is what is called a gain cell type, in which an area for one bit can be reduced, and moreover, from which stored data can be surely read.例文帳に追加

１ビット当たりの面積が縮小することができ、しかも、記憶されたデータを確実に読み出すことができる、所謂ゲインセルタイプの強誘電体型不揮発性半導体メモリを提供する。 - 特許庁

In addition, source/drain of a MOS transistor in the memory cell part are made into double diffusion layer structure 5, 6, and source/drain of the MOS transistor in the peripheral circuit part are made into triple diffusion layer structure 5, 6, 7.例文帳に追加

また、メモリセル部におけるＭＯＳトランジスタのソース／ドレインを二重拡散層構造５，６とし、周辺回路部におけるＭＯＳトランジスタのソース／ドレインを三重拡散層構造５，６，７にする。 - 特許庁

In any block 22, in a period in which read-out or write-in of data is performed, refreshment of a memory cell selected by a word line of the (n)th row is performed in residual all other blocks 22.例文帳に追加

あるブロック２２において、データの読み出しまたは書き込みが行われている期間中に、残り全ての他のブロック２２において、第ｎ行のワード線により選択されるメモリセルのリフレッシュが行われる。 - 特許庁

The recess 20 and the opening 22 on the floating gate electrode 9 allow the capacity of the dielectric film 10 to be increased, and the writing properties and erase properties of a memory cell to be enhanced.例文帳に追加

浮遊ゲート電極９の凹部２０及び開口部２２により、誘電体膜１０の容量を増やすことができ、メモリセルの書き込み特性及び消去特性を向上することが可能となる。 - 特許庁

To provide a nonvolatile semiconductor memory and its manufacturing method that eliminate fluctuation in characteristics caused by the fluctuations in the manufacture of the gate length, and can easily reduce cell size.例文帳に追加

ゲート長の製造ばらつきに起因する特性ばらつきをなくし、容易にセル縮小化を行うことのできる不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法の提供。 - 特許庁

The intial value V0 of data is stored in the memory cell group of arbitrary M bits in storage areas B0 to B10 having a capacity of (N+1) multiple, e.g., 11 times larger, of the bit number M necessary for data storage.例文帳に追加

データの格納に必要なビット数Ｍの（Ｎ＋１）倍、たとえば１１倍の容量を有する格納領域Ｂ０〜Ｂ１０内で任意のＭビットのメモリセル群にデータの初期値Ｖ０を格納する。 - 特許庁

An upper layer conductive part 23 of a charge storage layer 17 of a memory cell has an inner side surface 29 and an outer side surface 31 composed of a pair of rising parts 27 formed at intervals each other.例文帳に追加

メモリセルの電荷蓄積層１７の上層導電部２３は、互いに間を設けて形成された一対の立上り部２７により構成される内側面２９及び外側面３１を有する。 - 特許庁

Also, resist patterns R63a and (R63b) (that is, landing pad layer patterns) are formed on two sides other than two sides adjacent to the resist patterns R61a and (R61b) among the four sides of each memory cell.例文帳に追加

また、レジストパターンＲ６３ａ，Ｒ６３ｂ（すなわち、ランディングパッド層のパターン）を、各メモリセルの４辺のうち、それぞれレジストパターンＲ６１ａ，Ｒ６１ｂに近接した２辺以外の２辺上に形成する。 - 特許庁

In reading data, a sense enable signal is first activated to start to charge the data line before forming a current path including the data line and a selection memory cell in accordance with row and column selection operation.例文帳に追加

データ読出時において、行および列選択動作に応じて、データ線および選択メモリセルを含む電流経路が形成される前に、センスイネーブル信号を先に活性化させ、データ線の充電を開始する。 - 特許庁

A transition of the substrate voltage (VPS) applied to substrate areas of load transistors (PQ1, PQ2) of the memory cell is set to the timing up to the driving timing to the selection state of a word line (WL).例文帳に追加

メモリセルの負荷トランジスタ（ＰＱ１，ＰＱ２）の基板領域へ印加される基板電圧（ＶＰＳ）の遷移を、遅くともワード線（ＷＬ）の選択状態への駆動タイミングまでのタイミングに設定する。 - 特許庁

A TCAM cell is constituted of two dynamic type memory cells consisting of MOS transistors 101, 102 and capacitor elements 105, 106, and a coincidence comparing circuit consisting of two MOS transistors 103, 104.例文帳に追加

ＴＣＡＭセルは、ＭＯＳトランジスタ1０１，１０２とキャパシタ素子１０５，１０６とからなる２つのダイナミック型記憶セルと、２つのＭＯＳトランジスタ１０３，１０４からなる一致比較回路とで構成される。 - 特許庁

In normal reading and reading for verification, the reading is executed based on a series of reference cells for tracking changes in a memory cell to adjust them with respect to a series of threshold levels.例文帳に追加

通常の読み出しおよびベリファイ用の読み出しにおいて、一連のしきい値レベルに対して、メモリセルにより生じる変化をトラッキングし調整する一連の参照セルによって読み出しを行う。 - 特許庁

To provide a semiconductor device, where a p-channel MOS transistor having high performance and a high breakdown voltage with a surface channel structure is formed on the same substrate as a memory cell, and to provide a manufacturing method of the semiconductor device.例文帳に追加

メモリセルと同一の基板上に、表面チャネル構造を有する高性能な高耐圧のｐチャネル型ＭＯＳトランジスタが形成された半導体装置及びその製造方法を提供する。 - 特許庁

Determining at least one cell state in the memory unit is performed by processing data so that the data may be stored in the memory unit and by storing data deformed in the memory unit by means of a data value distribution function for creating the deformed data having data values which conform to predetermined distributions.例文帳に追加

前記メモリのユニットで少なくとも１つのセル状態を決定することは、事前に決定された分布にしたがうデータ値を有する変形されたデータを生産するためのデータ値分布機能によって、前記メモリのユニットに格納されるようにデータを処理することとそして前記メモリの前記ユニットで前記変形されたデータを格納することによって、進行されることができる。 - 特許庁

The flash memory device includes: a memory cell array having memory cells arrayed on word lines and bit lines; a voltage generating circuit constituted so as to generate a program voltage to be applied to a selected word line; a program voltage controller constituted so as to variably control a start level of the program voltage to be applied to remaining pages of each word line by a programming characteristic of the first page of each word line.例文帳に追加

フラッシュメモリ装置はワードラインとビットラインに配列されたメモリセルを有するメモリセルアレイと、選択されたワードラインに印加されるプログラム電圧を発生するよう構成される電圧発生回路と、各ワードラインの一番目のページのプログラム特性により、各ワードラインの残りのページに適用されるプログラム電圧の開始レベルを可変制御するよう構成されるプログラム電圧制御器を含む。 - 特許庁

The semiconductor memory device includes complementary first and second bit lines, a unit memory cell including complementary first and second floating body transistor capacitorless memory cells respectively coupled to the complementary first and second bit lines, and a voltage sense amplifier which is coupled between the complementary first and second bit lines and amplifies a voltage differential between the complementary first and second bit lines.例文帳に追加

相補的な第１及び第２ビットライン、相補的な第１及び第２ビットラインにそれぞれ接続されている相補的な第１及び第２フローティングボディートランジスタ型キャパシタレスメモリセルを具備する単位メモリセル、及び相補的な第１及び第２ビットライン間の電圧差を増幅する相補的な第１及び第２ビットライン間に接続されている電圧センス増幅器で構成されている。 - 特許庁

The memory-cell array 4000 has a plurality of element separating regions 900, and each of the plurality of memory cells 410 has a source region, a drain region, a channel region interposed between the source and drain regions, a selecting gate 411 and a word gate 412 provided oppositely to the channel region, and a nonvolatile memory element 413 formed between the word gate 412 and the channel region.例文帳に追加

メモリセルアレイ４０００は、複数の素子分離領域９００を有し、複数のメモリセル４１０の各々は、ソース領域と、ドレイン領域と、ソース領域及びドレイン領域間のチャネル領域と、チャネル領域と対向して配置されたセレクトゲート４１１及びワードゲート４１２と、ワードゲート４１２とチャネル領域との間に形成された不揮発性メモリ素子４１３とを有する。 - 特許庁

A plurality of BLC generating circuits 4 are provided correspondingly to respective control areas CA of the memory cell array 1, each of BLC generating circuits inputs the potential of a cell source line CELSRC in a corresponding control area, then individually generates and outputs the bit line control signal BLC in each control area in accordance with input voltage of the cell source line CELSRC in each control area.例文帳に追加

ＢＬＣ発生回路４は、メモリセルアレイ１の各制御領域ＣＡに対応して複数設けられ、各ＢＬＣ発生回路が、対応する制御領域内のセルソース線ＣＥＬＳＲＣの電位をそれぞれ入力し、入力された各制御領域内のセルソース線ＣＥＬＳＲＣの電圧に応じて各制御領域内のビット線制御信号ＢＬＣを個別に生成し出力する。 - 特許庁

The program method includes a step in which the selected row and a memory cell connected to the first or second bit line are programmed by multi-bit data, and a step in which a row positioned at an adjacent position of the selected row and the programmed memory cell connected to the first or the second bit line are reprogrammed so that a read margin between adjacent states reduced due to high temperature stress is increased.例文帳に追加

本発明に係るプログラム方法は、選択された行及び前記第１または第２ビットラインに接続されたメモリセルをマルチビットデータでプログラムする段階と、高温ストレスによって減少する隣接した状態の間の読み出しマージンが増加するように、前記選択された行の隣に位置した行及び前記第１または第２ビットラインに接続されたプログラムされたメモリセルを再プログラムする段階とを含む。 - 特許庁

In reading the memory cell MC, first voltage having no temperature dependence is applied to the bit lines BLs, while second voltage having temperature dependence opposite to that of forward direction voltage of the diode 21 and having lower second voltage than the first voltage is applied to the word lines WLs, a resistance state of the phase change element 20 is detected by a read circuit 32 in accordance with a change in current flowing in the memory cell MC.例文帳に追加

このメモリセルＭＣの読み出し動作時には、温度依存性がない第１の電圧がビット線ＢＬｓに印加され、ダイオード２１の順方向電圧の温度依存性とは逆の温度依存性を有し第１の電圧より低い第２の電圧がワード線ＷＬｓに印加された状態で、メモリセルＭＣを流れる電流の変化に応じて相変化素子２０の抵抗状態がリード回路３２により検知される。 - 特許庁

A program sequence control circuit 10 makes each data contained in a data set which comprises data of a plurality of values correspond to any one of threshold voltage distribution out of above three or more threshold voltage distributions to store in the memory cell, and performs rewriting of data by shifting the threshold voltage distribution to be used for data storage in one direction when rewriting the data which is stored in the above memory cell.例文帳に追加

プログラムシーケンス制御回路１０によって、複数の値のデータで構成されたデータセットに含まれるそれぞれのデータを、前記３つ以上のしきい値電圧分布のうちの何れかのしきい値電圧分布に対応させて、前記メモリセルに記憶させる一方、前記メモリセルに記憶させたデータを書き換える際に、データの記憶に使用するしきい値電圧分布を１方向にシフトさせて、データの書き換えを行う。 - 特許庁

a leak current in channel flowing in a memory cell of an over erasing state of which the threshold voltage is low is suppressed in a self-adjustment way by connecting the resistor R1, in a memory cell being an object of batch rewriting, output voltage of a charge pump circuit supplying drain voltage of a high potential required for forming a high electric field region for generating sub-threshold CHE is secured.例文帳に追加

抵抗Ｒ１を接続することによって、しきい値電圧が低い過消去状態のメモリセルにおいて流れるチャネル性リーク電流が自己調整的に抑制され、一括した書戻し対象のメモリセルにおいて、サブスレッショルドＣＨＥを発生させるための高電界領域を形成するのに必要な高電位のドレイン電圧を供給するチャージポンプ回路の出力電圧が確保される。 - 特許庁

Additionally, the nonvolatile semiconductor memory device employs, for the charge storage layer of the memory cell transistor, a silicon oxide film 17, a silicon nitride film 18, the laminate structure 19 of a silicon oxide film, or an insulating layer involving a nanocrystal of silicon, metal, and other conductive substances, instead of such a floating gate as in prior art.例文帳に追加

さらに，本発明の不揮発性半導体記憶装置においては，メモリセルトランジスタの電荷蓄積層には，従来のような浮遊ゲートの替わりに，酸化珪素膜，窒化珪素膜，酸化珪素膜の積層構造，又はシリコン，金属その他の導電性物質のナノ結晶を含有する絶縁層を用いている。 - 特許庁

To evaluate cell characteristics after depolarization in a short time and at the same time to screen faulty cells whose coercive voltage are small without reading out data right after the data is written in ferroelectric memory cells but by reading out the data after applying electric potential which weakens polarization to the memory cells.例文帳に追加

強誘電体メモリセルにデータを書き込み、直ちに読み出しを行うのではなく、書き込んだデータに対応する分極を弱めるような電位差を加えた後、読み出しを行うことにより、短時間でデポラリゼーションした後のセル特性を評価でき、合わせて抗電圧が小さい不良セルをスクリーニングすることが可能となる。 - 特許庁

This memory is provided with a capacitor FC using at least one ferroelectric film and with one MOSFET (Tr) connected to this capacitor in series, and has a memory cell accumulating polarization quantity of (n) level (n≥3) varied by a potential given to one side of electrodes of the capacitor as information.例文帳に追加

少なくとも１個の強誘電体膜を用いたキャパシタＦＣと、このキャパシタに直列に接続された１個のＭＯＳ ＦＥＴ（Ｔｒ）とを備え、キャパシタの一方の電極に与えられる電位により変化するｎ値（ｎ≧３）の分極量を情報として蓄積するメモリセルを有することを特徴とする。 - 特許庁

An information storing device o8 comprises memory cells 12 constituting a resistance intersection array 10, a sense amplifier 24 for detecting a resistance state of the memory cell 12 selected in the array 10, and a switch 30 for pulling up an input of the sense amplifier 24 to fixed voltage.例文帳に追加

抵抗交差点アレイ１０をなすメモリ・セル１２と、アレイ１０内の選択されたメモリ・セル１２の抵抗状態を検知するためのセンス・アンプ２４と、センス・アンプ２４の入力を一定の電圧までプル・アップするためのスイッチ３０とを含んでなることを特徴とする情報記憶デバイス８を提供する。 - 特許庁

This semiconductor memory is provided with at least one capacitor AFC using anti-ferroelectric film, one MOS FET (Tr) connected to this capacitor in series, and has a memory cell accumulating polarization quantity of (n) level (n≥3) varied by a potential given to one side of electrodes of the capacitor as information.例文帳に追加

少なくとも１個の反強誘電体膜を用いたキャパシタＡＦＣと、このキャパシタに直列に接続された１個のＭＯＳ ＦＥＴ（Ｔｒ）とを備え、キャパシタの一方の電極に与えられる電位により変化するｎ値（ｎ≧３）の分極量を情報として蓄積するメモリセルを有することを特徴とする。 - 特許庁

This device is a semiconductor memory, having data lines for read-out WDB./WDB and a data line for write-in, and the device is provided with a data-holding means 64 for holding data in the data line for write-in, and a data write-in means 63 writing data stored in the data line for write-in in a memory cell.例文帳に追加

読み出し用データ線ＷＤＢ，／ＷＤＢおよび書き込み用データ線を有する半導体記憶装置であって、データを前記書き込み用データ線に保持するデータ保持手段６４と、該書き込み用データ線に保持しているデータをメモリセルに書き込むデータ書き込み手段６３とを具備するように構成する。 - 特許庁

To provide a method of manufacturing flash memory element by which the reliability of a flash memory element can be improved by securing the stability of a process by improving the EFH differences induced among a cell region, a high-voltage transistor region, and a low-voltage transistor region by the projecting sections of the field oxide films of the regions.例文帳に追加

セル領域、高電圧トランジスタ領域及び低電圧トランジスタ領域それぞれのフィールド酸化膜の突出部によってこれらの領域間に誘発されるＥＦＨ差を改善させて工程の安定性を確保し、素子の信頼性を向上させることが可能なフラッシュメモリ素子の製造方法を提供する。 - 特許庁

The data driver block DB and the memory block MB are disposed along the direction of D1, the buffer circuit BF and the data driver DR are disposed along the direction of D2, the low address decoder RD and the memory cell array MA are disposed along the direction of D2, and the buffer circuit BF and the low address decoder RD are disposed along the direction of D1.例文帳に追加

データドライバブロックＤＢとメモリブロックＭＢはＤ１方向に沿って配置され、バッファ回路ＢＦとデータドライバＤＲはＤ２方向に沿って配置され、ローアドレスデコーダＲＤとメモリセルアレイＭＡはＤ２方向に沿って配置され、バッファ回路ＢＦとローアドレスデコーダＲＤはＤ１方向に沿って配置される。 - 特許庁

This portion functions as an electrically rewritable MOS type semiconductor memory cell by having a MONOS type memory insulating film 4 and a second current path 2, and this portion functions as a usual MOS type semiconductor device by having the gate insulating film 3 and the current path 1.例文帳に追加

ＭＯＮＯＳ型のメモリ絶縁膜４および第２の電流経路２を有することにより、この部分は、電気的に書き換えが可能なＭＯＳ型半導体記憶素子として機能し、ゲート絶縁膜３および電流経路１を有することにより、この部分は、通常のＭＯＳ型半導体素子として機能する。 - 特許庁

By this arrangement, after a power source voltage Vdd is elevated by a first boosting circuit 25 to the order of 5V which is a writing voltage, a voltage lowered by its passing through the memory selection circuit 21 can be elevated to 5V again by the second boosting circuit 26 right before the memory cell array 22.例文帳に追加

こうすることによって、第１昇圧回路２５によって電源電圧Ｖddを書き込み電圧である５Ｖ程度まで昇圧させた後、メモリセル選択回路２１を通過することによって低下した電圧を、メモリセルアレイ２２の直前で、第２昇圧回路２６によって再度５Ｖに昇圧することができる。 - 特許庁

To provide a signal processor capable of reducing unnecessary access waiting time without requiring great reform of architecture or increase in a circuit scale or in a memory cell area for improving signal processing performance when a work memory is shared in the signal processor.例文帳に追加

本発明は、信号処理装置におけるワークメモリの共用に際して、アーキテクチャの大幅な見直しや回路規模或いはメモリセル面積の増大等を招くことなく、不要なアクセス待機時間を低減し、信号処理のパフォーマンスを向上することが可能な信号処理装置を提供することを目的とする。 - 特許庁

The memory unit includes first wiring WR1, second wiring WR2, and a memory cell MC which is provided on the crossing part of the first wiring and the second wiring and includes a resistance change layer VR where resistance is changed by at least one of a voltage applied and a current energized through the first wiring and the second wiring.例文帳に追加

メモリ部は、第１配線ＷＲ１と、第２配線ＷＲ２と、第１配線と第２配線との交差部に設けられ、第１配線と第２配線とを介して印加される電圧及び通電される電流の少なくともいずれかによって抵抗が変化する抵抗変化層ＶＲを含むメモリセルＭＣと、を有する。 - 特許庁

The semiconductor memory device includes: the peripheral circuit region 40 with wiring layers 42, 46 having wiring patterns, a hollow 48 formed on an unwired region between wiring patterns in the wiring layer 42, 46, and an insulating film 49 forming at least part of a wall for demarcating the hollow 48; and a memory cell region 20.例文帳に追加

配線パターンを有する配線層４２，４６と、配線層４２，４６内の配線パターン間の非配線領域に形成された空洞４８と、空洞４８を画定する壁部の少なくとも一部を形成する絶縁膜４９と、を備えた周辺回路領域４０と、メモリセル領域２０と、を有している。 - 特許庁

The method of manufacturing the asymmetrical area memory cell includes a step of forming a lower electrode 102 having a certain area, a step of forming a CMR memory film 106 having an asymmetrical area on the lower electrode, and a step of forming an upper electrode 110 having an area narrower than the lower electrode area.例文帳に追加

本発明の方法は、ある面積を有する下部電極１０２を形成する工程と、下部電極の上に、非対称面積を有するＣＭＲメモリ膜１０６を形成する工程と、ＣＭＲ膜の上に、下部電極面積よりも狭い面積を有する上部電極１１０を形成する工程とを包含する。 - 特許庁