「Memory Cell」に関連した英語例文の一覧と使い方(151ページ目) - Weblio英語例文検索

To suppress variation of a threshold value due to drain disturbance of a memory cell when soft-write aiming relieving of over-erasure is performed and to shorten an erasure time or a soft-write time.例文帳に追加

不揮発性メモリにおいて、過消去救済を目的としたソフトライトを行う場合のメモリセルのドレインディスターブによるしきい値の変動を抑え、消去時間またはソフトライト時間を短縮する。 - 特許庁

Further, a second control circuit 300 closes switch circuits SW61 and SW63 to output a source voltage Vg to bit lines BL1, BL2, respectively, depending on the number of the data stored to each memory cell.例文帳に追加

また、第２制御回路３００はスイッチ回路ＳＷ６１とＳＷ６３とをオンし、各メモリセルに記憶するデータの数に応じてビット線ＢＬ１とＢＬ２とにそれぞれソース電圧Ｖｇを出力する。 - 特許庁

To provide technique by which an access time is shortened in write-in operation preventing destruction of data stored in a non-selection memory cell connected to a selecting word line, in write-in operation of a DRAM.例文帳に追加

ＤＲＡＭの書き込み動作において、選択ワード線に接続されている非選択メモリセルに記憶されたデータの破壊を防止しながら、書き込み動作におけるアクセス時間を短縮する技術を提供する。 - 特許庁

To provide a semiconductor storage device in which refresh operation is not required, a cycle time and power consumption are equal to those of an ordinary SRAM, and the occupation area of a memory cell is smaller than that of the ordinary SRAM.例文帳に追加

リフレッシュ動作が不要で、サイクルタイムと消費電力が通常のＳＲＡＭと同等であり、かつメモリセルの占有面積が通常のＳＲＡＭよりも小さい半導体記憶装置を提供する。 - 特許庁

When data is read from the memory cell M02 of a top array block to a bit line BL2, switch elements S1 and S101 are closed to store the data in the bit line BL102 of a bottom array block in the form of charges.例文帳に追加

トップアレイブロックのメモリセルＭ０２からビット線ＢＬ２にデータを読み出すとき、スイッチ素子Ｓ１とＳ１０１を閉じて、そのデータをボトムアレイブロックのビット線ＢＬ１０２に電荷の形で蓄えさせる。 - 特許庁

This device comprises a memory cell array, a global word line, a global decoder circuit, a local decoder circuit, and a sector selection circuit, a word line selection switch of a global decoder circuit 110 is constituted of two NMOS transistors 200 and 202.例文帳に追加

メモリセルアレイ、グローバルワードライン、グローバルデコーダ回路、ローカルデコーダ回路およびセクタ選択回路を含み、グローバルデコーダ回路１１０のワードライン選択スイッチは２つのＮＭＯＳトランジスタ２００，２０２で構成される。 - 特許庁

A first conductive film for forming a plurality of word lines is formed in the memory cell array forming region of a non-volatile semiconductor storage device, and a second conductive film is formed in a semiconductor device forming region.例文帳に追加

不揮発性半導体記憶装置のメモリセルアレイ形成領域に複数のワード線を形成するための第１の導電膜と半導体装置形成領域に第２の導電膜を形成する。 - 特許庁

Capacitor elements (S) having the same structure as a memory cell capacitor (MS) are arranged along a row or column direction, these capacitor elements are coupled in parallel, and a capacitor type anti-fuse is realized.例文帳に追加

メモリセルキャパシタ（ＭＳ）と同一構造を有する容量素子（Ｓ）を、行または列方向に沿って整列して配置し、これらの容量素子を並列に結合して、キャパシタ型アンチヒューズを実現する。 - 特許庁

The programming circuit generates a second program pulse corresponding to second amplitude being smaller than the first amplitude to perform repetition program of a flash memory cell based on the first and the second compared result.例文帳に追加

プログラミング回路は、第１および第２の比較結果に基づいてフラッシュ・メモリ・セルを反復プログラムするために、第１の振幅よりも小さい第２の振幅に対応する第２のプログラム・パルスを発生する。 - 特許庁

The reference voltage generating circuit 72, the voltage drop circuit 73, and the VPP generating circuit 76 including the thick MOS transistors are arranged in units corresponding to the arranged positions of memory cell arrays 10A, 10B.例文帳に追加

厚膜ＭＯＳトランジスタを含む基準電圧発生回路７２、電圧降圧回路７３およびＶＰＰ発生回路７６は、メモリセルアレイ１０Ａ，１０Ｂの配置位置に対応してユニット配置される。 - 特許庁

In a write operation, write data Di in the register part are input via a common data input bus (RWL=1), and successively write data Di in the memory cell array are input (MWL=4).例文帳に追加

書き込み動作時は、共通のデータ入力バスを介してレジスタ部に対する書き込みデータＤｉを入力し（ＲＷＬ＝１）、続いてメモリセルアレイに対する書き込みデータＤｉを入力する（ＭＷＬ＝４）。 - 特許庁

A semiconductor device is provided with a memory cell for holding data at a node where one of a source and a drain of a transistor including an oxide semiconductor for a channel region is electrically connected.例文帳に追加

半導体装置に、酸化物半導体によってチャネル領域が形成されるトランジスタのソース及びドレインの一方が電気的に接続されたノードにおいてデータの保持を行うメモリセルを設ける。 - 特許庁

The ferroelectric memory element is directly connected to ferroelectric capacitors arranged on at least two rows in which one expanded plate lines adjoin each other in a cell array region.例文帳に追加

この強誘電体メモリ素子は一つの拡張されたプレートラインがセルアレイ領域内で隣り合う少なくとも二つの行上に配列された強誘電体キャパシタと直接的に接続される。 - 特許庁

A system control section 62 identifiers the position of the pointed-out defective pixel in response thereto and stores it in the coordinate memory 24 as positional information denoting coordinates in an image pickup cell array 26 of the solid-state image pickup device 22.例文帳に追加

これに応動してシステム制御部62は、その指示された欠陥画素の位置を識別し、固体撮像デバイス22の撮像セルアレイ26における座標を示す位置情報として座標メモリ24に記憶させる。 - 特許庁

Meanwhile, in a read operation, read data Do from the register unit are output via the common data output bus (RRL=2), and successively read data Do are output from the memory cell array (MRL=5).例文帳に追加

一方、読み出し動作時は、共通のデータ出力バスを介してレジスタ部からの読み出しデータＤｏを出力し（ＲＲＬ＝２）、続いてメモリセルアレイからの読み出しデータＤｏを出力する（ＭＲＬ＝５）。 - 特許庁

The DRAM core 104 is provided with decoding circuits 125, 126 which are provided corresponding respectively to the operation modes, decode corresponding control signals, and generate an internal control signal for a memory cell array 121.例文帳に追加

ＤＲＡＭコア１０４は、動作モードにそれぞれ対応して設けられ、対応する制御信号をデコードして、メモリセルアレイ１２１に対する内部制御信号を生成するためのデコーダ回路１２５、１２６を備える。 - 特許庁

And after a sense amplifier 8 decides data output of a memory cell and before the prescribed period elapses after voltage of an active level is applied, voltage of the word lines WLC is made to a non-active level.例文帳に追加

そして、センスアンプ８がメモリセルのデータ出力を確定した後で、かつ、アクティブレベルの電圧を印加してから所定周期が経過する以前に、ワード線ＷＬＣの電圧をノンアクティブレベルとする。 - 特許庁

To enable data writings of plural times with respect to a memory cell in which data can not be erased by using the same external address as the external address used at the time of writing already stored data.例文帳に追加

データを消去できないメモリセルに対して、既に記憶されているデータを書き込む際に使用した外部アドレスと同一の外部アドレスを使用して複数回のデータ書き込みを可能とする。 - 特許庁

To improve accuracy of measurement of a normal/defective state of the semiconductor integrated circuit and to improve a fault detection rate by measuring a standby current of a semiconductor integrated circuit including a memory cell array.例文帳に追加

メモリセル・アレイを含む半導体集積回路のスタンバイ電流を測定して、その半導体集積回路の良・不良の判定精度を向上させ、よって故障検出率を向上させる。 - 特許庁

The memory cell array blocks are formed in the first well group of the semiconductor substrate and the longitudinal direction of the first well group coincides with a direction D2 in which the word lines and the control gate lines are extended.例文帳に追加

メモリセルアレイブロックは、半導体基板の第１のウェル群に形成され、第１のウェル群の長手方向は、複数のワード線及び複数のコントロールゲート線が延びる方向Ｄ２と一致する。 - 特許庁

A refresh system circuit refreshes the memory cell selected according to the refresh address from the refresh address generation circuit, responsive to a refresh request issued by a refresh timer (85) at predetermined intervals.例文帳に追加

リフレッシュ系回路は、リフレッシュタイマ（８５）から所定の周期で発行されるリフレッシュ要求に従って、リフレッシュアドレス発生回路からのリフレッシュアドレスに従って選択されたメモリセルのリフレッシュを行なう。 - 特許庁

The organic semiconductor forms a structure having two or more electrodes and may be used in a single or multi-cell memory device using the organic semiconductor along a passive device between the electrodes.例文帳に追加

有機半導体は、２つもしくはそれ以上の電極を有する構造を形成し、一方で各電極間のパッシブデバイスに沿って有機半導体を利用して、シングル及びマルチセルメモリデバイス内に用いられてよい。 - 特許庁

A memory cell 12 is configured so as to include metal lines 16 intersecting with bit liens 14 in a no-contact manner therewith, and a second wiring structure 24 for connecting the lines 16 to switching elements 20.例文帳に追加

本発明のメモリセル１２は、ビット・ライン１４と非接触で交叉する金属線１６と、金属線１６とスイッチング素子２０とを接続する第２の配線構造体２４と、を含むように構成されている。 - 特許庁

To enable high speed read-out by suppressing variation of wiring capacitance of main bit lines in a memory cell array of a hierarchical bit line system in which a plurality of sub-arrays of a virtual grounding conductor system are arranged in the column direction.例文帳に追加

列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。 - 特許庁

The density of an n-type impurity in a gate electrode GE2 of the memory cell n-type transistor Tr2 is lower than that of an n-type impurity in a gate electrode GE1 of the controlling n-type transistor Tr1.例文帳に追加

メモリセル用ｎ型トランジスタＴｒ２のゲート電極ＧＥ２におけるｎ型不純物の濃度は、制御用ｎ型トランジスタＴｒ１のゲート電極ＧＥ１におけるｎ型不純物の濃度よりも低い。 - 特許庁

Two sets of memory cell arrays U and L are provided, reference cells RCELLU and RCELLL discharging respective bit lines, when they are selected are connected to respective bit lines BITUn and BITLn.例文帳に追加

２組のメモリセルアレイＵ・Ｌが設けられ、それぞれのビット線ＢＩＴＵｎ・ＢＩＴＬｎには、選択されたときに各ビット線をディスチャージするリファレンスセルＲＣＥＬＬＵ・ＲＣＥＬＬＬが接続されている。 - 特許庁

In writing operation, by the low data holding power supply control circuit 150, the voltage for the low data holding power supply for the memory cell in a selective column is also controlled to be higher in the degree of 0.1 V than the ground level.例文帳に追加

また、書き込み動作時には、ローデータ保持電源制御回路１５０により、選択カラムにおけるメモリセルのローデータ保持電源の電圧を接地レベルよりも０．１Ｖ程度高い電圧に制御する。 - 特許庁

The device includes a switch which is provided at a bit line between a memory cell and a sense amplifier and of which the conductivity varies continuously and freely, and a switch control circuit varying conductivity of the switch in accordance with an access request signal.例文帳に追加

メモリセルとセンスアンプとの間のビット線に設けられて、導通度が連続的に変化自在なスイッチと、アクセス要求信号に応じて該スイッチの導通度を変化せしめるスイッチ制御回路とを含む。 - 特許庁

In the memory cell of a DRAM of the semiconductor storage device, a bit line 21a connected to a bit line plug 20b and a partial wiring 21b are provided on the first interlayer insulating film 18.例文帳に追加

半導体記憶装置であるＤＲＡＭのメモリセルにおいて、第１層間絶縁膜１８の上には、ビット線プラグ２０ｂに接続されるビット線２１ａと、局所配線２１ｂとが設けられている。 - 特許庁

In constitution having regular bit lines (BL, /BL) and refresh bit lines (RBL, /RBL), a memory cell MC is constituted of four transistors and two capacitors, complementary data is read out always to a pair of bit line.例文帳に追加

正規ビット線（ＢＬ，／ＢＬ）とリフレッシュビット線（ＲＢＬ，／ＲＢＬ）を有する構成において、メモリセルＭＣを、４トランジスタ／２キャパシタで構成し、対をなすビット線に、常に相補データが読出されるように構成する。 - 特許庁

A word line 8a which also serves as a gate electrode 8b and has the first impurity concentration is left at the memory cell part, and the gate electrode 8b which has the second impurity concentration is left at the logic circuit part.例文帳に追加

このとき、メモリセル部においては、ゲート電極を兼ね、かつ第１の不純物濃度とされたワード線を残し、ロジック回路部においては、第２の不純物濃度とされたゲート電極を残す。 - 特許庁

For this reason, an increase in a chip size can be suppressed without grading a current supply ability of the transistors BK1, BK2 and BK3 for bank selection and thus without reducing a reading speed from a memory cell.例文帳に追加

このため、各バンク選択用トランジスタＢK1，ＢK2，ＢK3，ＢK4の電流供給能力を損なうことなく、よってメモリセルからの読み出し速度を低下させることなく、チップサイズの増大を抑制することができる。 - 特許庁

To provide a semiconductor device in which the thickness of a floating gate of a memory cell transistor can be freely set regardless of the thickness of a resistance part of a resistive element in a peripheral circuit, and to provide a method for manufacturing the same.例文帳に追加

周辺回路の抵抗素子の抵抗部の厚さに依らずにメモリセルトランジスタの浮遊ゲートの厚さを自由に設定することのできる半導体装置、およびその製造方法を提供すること。 - 特許庁

In a write-in operation mode or an easing operation mode, in accordance with an address of a memory cell, a level of voltage required for erasing operation, voltage required for write-in operation, or voltage required for verify is adjusted.例文帳に追加

書込動作モード時または消去動作モード時、メモリセルのアドレスに応じて、消去動作に必要な電圧または書込動作に必要な電圧またはベリファイ時に必要な電圧のレベルを調整する。 - 特許庁

To provide a manufacturing method of a non-volatile memory device capable of obtaining an NOR flash cell having the minimum area (2F^2) without using any SAS and SA-STI processes.例文帳に追加

本発明はＳＡＳ工程やＳＡ−ＳＴＩ工程を使わないで最小の面積（２Ｆ^２）を持つＮＯＲフラッシュセルを具現することができる不揮発性メモリー素子の製造方法を提供する。 - 特許庁

An upper part electrode 6a and lower part electrode 7a are applied with a specified voltage to allow a current to flow in a memory cell MC11, so that a phase in the phase-change thin film 4 is changed for writing of data.例文帳に追加

上部電極６ａおよび下部電極７ａに所定の電圧を印加してメモリセルＭＣ_11中に電流を流し、相変化薄膜４の相を変化させることにより、データを書き込む。 - 特許庁

The second pseudo-memory cell transistor 10 comprises a fifth gate 2, formed on the element separation layer 21; and a sixth gate 3 formed on the side of the fifth gate 2 to face the fourth gate 3.例文帳に追加

第２擬似メモリセルトランジスタ１０は、素子分離層２１上に形成された第５ゲート２と、第５ゲート２の側面に第４ゲート３と対向するように形成された第６ゲート３とを備える。 - 特許庁

Such a free core system is realized that read-out of data can be performed for a memory cell in a core being not selected while write-in/erasion of data is performed for a selected core by a core selecting means.例文帳に追加

コア選択手段により選択されたコアに対してデータ書込み／消去を行っている間に、選択されていないコア内のメモリセルに対してデータ読出しを可能とするフリーコア方式を実現した。 - 特許庁

Since the data "1" are not rewritten to a high-resistance state (state of holding "1"), the resistance ratio of the memory cell can be taken large, the reading signal can be enlarged, and reading access time becomes fast.例文帳に追加

高抵抗状態（“１”を保持している状態）への“１”の再書込を行なわないから、メモリセルの抵抗比が大きくとれるようになり、読出信号が大きくでき、読出アクセスタイムを高速にすることができる。 - 特許庁

To solve such problems as disconnection of wiring caused by electro-migration and fluctuations of a threshold voltage of a transistor caused by hot carriers, by reducing a maximum through-current of a memory cell composed of SRAMs.例文帳に追加

ＳＲＡＭからなるメモリセルの貫通最大電流の低減を図り、エレクトロマイグレーションによる配線断線やホットキャリアによるトランジスタのしきい値電圧変動といった問題を解決する。 - 特許庁

When the memory cell (40) is constituted in the first continuity state, regulation circuits (86 and 96) regulate the sense voltage of the second conductor independently from current flowing through the first conductor.例文帳に追加

メモリ・セル（４０）が第１の導通状態に構成されるとき、調整回路（８６，９６）は、第１の導体に流れる電流とは独立して、第２の導体のセンス電圧を調整するように構成される。 - 特許庁

Sum of electric resistance of the parts included in the current path among the bit lines BL and the reference voltage wirings SL is set so as to be approximately a fixed value without depending on a row to which the selection memory cell belongs.例文帳に追加

ビット線ＢＬおよび基準電圧配線ＳＬのうちの電流経路に含まれる部分の電気抵抗値の和は、選択メモリセルが属する行に依存せず、ほぼ一定値となるように設定される。 - 特許庁

When a defect is generated at the cell pack, the cause of deterioration of the secondary cells 1a-1d is specified by analyzing the data recorded in the memory 6, and utilized for the improvement and design of the battery pack.例文帳に追加

電池パックに不良が発生した場合に、メモリ６に記録されたデータを解析することにより、二次電池１ａ〜１ｄの劣化原因を特定し、電池パックの改良、設計に生かすことができる。 - 特許庁

At the time of writing data, write-in voltage Vpgm is given to a selection word line of a selection block, pass voltage Vpass 2 is given to a non-selection word line, and electrons are injected to a floating gate in a selection memory cell.例文帳に追加

データ書込み時、選択ブロックの選択ワード線には書込み電圧Ｖｐｇｍを与え、非選択ワード線にはパス電圧Ｖｐａｓｓ２を与えて選択メモリセルで浮遊ゲートに電子注入させる。 - 特許庁

Also, to reduce an occupied area of a memory cell, in an area where a bit line and a word line cross each other, the source and the drain of the transistor may be formed to be layered in a longitudinal direction.例文帳に追加

さらにメモリセルの占有面積を縮小するために、ビット線とワード線とが交差する領域に、当該トランジスタのソース及びドレインが縦方向に積層されるように形成すればよい。 - 特許庁