「Memory Cell」に関連した英語例文の一覧と使い方(147ページ目) - Weblio英語例文検索

This ferroelectric memory device 1000 has a memory cell array 100 in which memory cells are arranged in a matrix-like state and a lower electrode 12, an upper electrode 16 arranged in a direction intersecting the lower electrode 12, and the ferroelectric layer 14 which is positioned in at least the intersecting area of the upper and the lower electrodes 16 and 12 are contained.例文帳に追加

強誘電体メモリ装置１０００は、メモリセルがマトリクス状に配列され、下部電極１２と、下部電極１２と交差する方向に配列された上部電極１６と、少なくとも上部電極１６と下部電極１２との交差領域に配置された強誘電体層１４と、を含むメモリセルアレイ１００を有する。 - 特許庁

To solve the problem that degree of integration of a memory cell group composed of cross points of word lines and bit lines becomes lower than a logically ideal one in a semiconductor memory constituted of cross points, because the areas occupied by transistors generally become larger than the allowable intervals between the bit lines and word lines when the semiconductor memory is constituted in the conventional functional block type.例文帳に追加

クロスポイント構成の半導体メモリにおいて、従来の機能ブロックの構成をとるとトランジスタの占める領域がビット線とワード線の許容間隔より一般的に大きい為にワード線とビット線のクロスポイント構成からなるメモリセル群の集積度が理論上の理想の集積度より低下するという課題を解決する。 - 特許庁

Out of a wiring group which forms a first current path that passes through the selected memory cell RMC# and a second current path that passes a selected reference cell RMC# upon data reading, wirings (ground wirings GL1 and GL2, and bit lines BL and /BL) arranged along a different direction from a reference cell RMC are formed with metal wirings having low resistance.例文帳に追加

データ読出時に選択メモリセルＲＭＣ♯を通過する第１の電流経路および選択リファレンスセルＲＭＣ＃を通過する第２の電流経路を形成する配線群のうち、リファレンスセルＲＭＣと異なる方向に沿って配置される配線（接地配線ＧＬ１，ＧＬ２およびビット線ＢＬ，／ＢＬ）は、低抵抗の金属配線で形成される。 - 特許庁

The semiconductor storage device has a reference voltage source connected to the capacitor of a cell included in a memory; a buffer circuit which holds data to be written in the cell; and a counter noise generation circuit which outputs a counter noise current canceling the noise current occurring when rewriting the data held in the cell to the reference voltage source according to data held by the buffer circuit.例文帳に追加

メモリが有するセルのキャパシタに接続される基準電圧源と、セルに書き込まれるデータを保持するバッファ回路と、前記バッファ回路の保持するデータに応じて、セルのデータの書き換え時に生じるノイズ電流を打ち消すカウンターノイズ電流を前記基準電圧源へ出力するカウンターノイズ発生回路を有する半導体記憶装置を提供する。 - 特許庁

A cell array block is formed on a semiconductor substrate 51, and a plurality of pieces of first wiring WLL, a plurality of pieces of second wiring BLL crossing the plurality of pieces of first wiring WLL, and a plurality of cell array layers MA having a memory cell MC connected between both pieces of wiring at the crossing section of the first and second wiring are laminated.例文帳に追加

セルアレイブロックは、半導体基板５１上に形成されて、複数の第１の配線ＷＬＬ、これら複数の第１の配線ＷＬＬと交差する複数の第２の配線ＢＬＬ、及び第１及び第２の配線の交差部で両配線間に接続されたメモリセルＭＣを有するセルアレイ層ＭＡを複数積層してなる。 - 特許庁

This device includes: a memory cell array; a plurality of data input/output terminals; a plurality of signal paths for writing data supplied to the data input/output terminals to the memory cell array in parallel; a plurality of latch circuits for temporarily holding the data on the signal paths respectively; and a selector for selectively supplying the data to the latch circuits from a test data terminal during a test operation.例文帳に追加

メモリセルアレイと、複数のデータ入出力端子と、データ入出力端子に供給されたデータをメモリセルアレイに対して並列に書き込むための複数の信号経路と、複数の信号経路上のデータをそれぞれ一時的に保持するラッチ回路と、テスト動作時においてテストデータ端子からラッチ回路へデータを選択的に供給するセレクタとを備える。 - 特許庁

For data erase from an electrically erasable and programmable non-volatile memory cell, the following operations are performed: (1) an erase operation to apply an erase pulse voltage to a memory cell for data erase; (2) an erase verify operation to verify whether data erase is completed; and (3) a step-up operation to increase the erase pulse voltage by a certain step-up voltage if data erase is not completed.例文帳に追加

電気的書き換え可能な不揮発性メモリセルのデータ消去のため、（１）メモリセルに対し消去パルス電圧を印加する消去動作、（２）データ消去が完了したか否かを確認する消去ベリファイ動作、及び（３）データ消去が完了しなかった場合に消去パルス電圧を所定のステップアップ電圧の分だけ上昇させるステップアップ動作が繰り返される。 - 特許庁

The storage device has a semiconductor film having two dopant regions, a gate electrode, and a memory cell including two wires each connected to the dopant regions on an insulating surface; and for the memory cell, two wires are insulated by applying voltage to at least any one of the gate electrode and two wires out of the gate electrode and two wires to deteriorate the semiconductor film.例文帳に追加

記憶装置は、絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、メモリセルは、ゲート電極と、２つの配線のうち少なくとも一方との間に電圧を印加して半導体膜を変質させることにより、２つの配線間が絶縁されていることを特徴とする。 - 特許庁

The selection voltage adjustment method of the ferroelectric storage device has a step for respectively detecting voltages V_0 to V_4 outputted via either one of a wordline 14 and a bit line 16 connected to a ferroelectric memory cell 18 when a plurality of inspection voltages V_+S0 to V_+S4 are successively applied to the ferroelectric memory cell 18 in a prescribed unit of voltage.例文帳に追加

強誘電体記憶装置の選択電圧調整方法は、強誘電体メモリセル１８に所定電圧刻みで複数の検査電圧Ｖ_＋Ｓ０〜Ｖ_＋Ｓ４を順次印加した時に、その強誘電体メモリセルに接続されたワード線１４及びビット線１６のいずれか一方を介して出力される電圧Ｖ_０〜Ｖ_４をそれぞれ検出する工程を有する。 - 特許庁

The semiconductor device has a first insulating film 9 formed over a semiconductor substrate 1; a plurality of actual operating capacitors 10 formed on the first insulating film 9 in the memory cell region vertically and horizontally; dummy capacitors 10D formed selectively at four corners of the memory cell region; and a second insulating film 13 formed on the actual operating capacitors 10 and the dummy capacitors 10D.例文帳に追加

半導体基板１の上方に形成された第１絶縁膜９と、第１絶縁膜９上でメモリセル領域内に縦横に形成された複数の実動作キャパシタ１０と、メモリセル領域の四隅において選択的に形成されたダミーキャパシタ１０Ｄと、実動作キャパシタ１０とダミーキャパシタ１０Ｄの上に形成された第２絶縁膜１３とを有する。 - 特許庁

To improve reliability of a flash memory device by applying a lower reading or detecting voltage as the temperature of an element is higher, and applying a higher reading or detecting voltage when a power supply voltage is higher to maintain an always constant threshold value voltage margin of a program cell or a deletion cell regarding the voltage generator of the flash memory device.例文帳に追加

本発明は、フラッシュメモリ装置の電圧生成器に関するものであり、素子の温度が高くなるほど読み出しまたは検出電圧を低く印加し、電源電圧が高い時は読み出しまたは検出電圧は高く印加することにより、常に一定のプログラムセルまたは消去セルのしきい値電圧マージンを維持するようにしてフラッシュメモリ装置の信頼性を高める。 - 特許庁

To reduce power consumption for deciding a logic level of a data bus supplied with the memory cell read-out data in a synchronous DRAM output circuit and to generate an output of a nearly source voltage level by latching the memory cell read-out data, generating a boosted voltage based on the latched data and driving an n-channel field effect transistor.例文帳に追加

シンクロナスＤＲＡＭの出力回路において、メモリセル読み出しデータが供給されるデータバスの論理レベルを確定するための消費電力を低減するとともに、メモリセル読み出しデータをラッチし、ラッチしたデータに基づいて昇圧された電圧を発生させてｎチャネル電界効果トランジスタを駆動することでほぼ電源電圧レベルの出力を発生できるようにする。 - 特許庁

The semiconductor device comprises a semiconductor substrate 1, a memory cell region and a peripheral circuit region provided on the semiconductor substrate 1, a gate electrode having a gate insulator 7 and a conductive layer 10 with a metal silicide upper portion on the memory cell region, and a gate electrode having the gate insulator 7 and the conductive layer 10 with a metal silicide upper portion on the peripheral circuit region.例文帳に追加

半導体基板１と、半導体基板１上に設けられたメモリセル領域および周辺回路領域と、メモリセル領域上にゲート絶縁膜７と上部が金属シリサイド化された導電層１０とを有するゲート電極と、周辺回路領域上にゲート絶縁膜７と上部が金属シリサイド化された導電層１０とを有するゲート電極とを備える。 - 特許庁

The failure block detection circuit 10 is activated in the initial stage of test control sequence when batch write test is performed in units of batch erase or write for unit erase of the memory cell array 1 and a control circuit 7 controls interruption of drive voltage supply to a failure memory cell based on the output from the failure block detection circuit 10 in the test sequence thereof.例文帳に追加

不良ブロック検出回路１０は、メモリセルアレイ１の消去単位での一括消去又は書き込み単位での一括書き込みのテストを行う際にそのテスト制御シーケンスの初期に活性化され、制御回路７はそのテストシーケンスにおいて、不良ブロック検出回路１０の検出出力に基づいて不良メモリセルへの駆動電圧供給の停止を制御する。 - 特許庁

In a nonvolatile semiconductor memory device in which each sector in the memory cell comprises a redundant region, continuous data in the sector are ordered in addresses, and access can be performed by specifying the address, the device has an address generating means generating the address so as to use the redundant region as substitution when the defective cell is caused in the sector.例文帳に追加

前記メモリセル内の各セクタは冗長領域を含み、前記セクタ内の連続するデータはアドレスに順序つけられており、前記アドレスを指定することによりアクセス可能な不揮発性半導体記憶装置において、前記セクタ内で欠陥セルが発生した場合に、代替として前記冗長領域を使うように、前記アドレスを発生するアドレス発生手段を有する。 - 特許庁

When readout is performed from a memory cell connected to the above first subbit line, the above third hierarchical switch changes from conductive state to non-conductive state, and the above first precharge circuit ends precharge after the above third hierarchical switch becomes the non-conductive state and before a selected wordline connected to the memory cell to which the above readout is performed becomes active.例文帳に追加

前記第１の副ビット線に接続されているメモリセルから読み出しが行われる場合において、前記第３の階層スイッチは、導通状態から非導通状態になり、前記第１のプリチャージ回路は、前記第３の階層スイッチが非導通状態となった後、かつ、前記読み出しが行われるメモリセルに接続された選択されたワード線がアクティブになる前に、プリチャージを終了する。 - 特許庁

Also, the control circuit 729 causes the internal address generating circuit 727 to generate an address of transfer source based on a data transfer command, while causing the internal address generating circuit 726 to generate an address of transfer destination, and inputs successively data output by burst-read from a memory cell array 716 as a transfer source to a memory cell array 705 as a transfer destination through an internal data bus.例文帳に追加

また、制御回路７２９は、データ転送コマンドに従い、内部アドレス生成回路７２７に転送元のアドレスを生成させ、内部アドレス生成回路７２６に転送先のアドレスを生成させ、転送元のメモリセルアレイ７１６からバースト読み出しで出力されるデータを、内部データバスを経由して順次当該データを転送先のメモリセルアレイ７０５へ入力させる。 - 特許庁

A memory cell power source circuit 300 is provided with a memory cell power source PMOS transistor Ps, provided between a power source supply node nsp and a power source potential Vcc, a transistor N11 provided between a gate of the transistor Ps and the power source potential Vcc and connected to a diode, a resistor R11 provided between the gate of the transistor Ps and a ground potential GND.例文帳に追加

メモリセル電源回路３００は、電源供給ノードｎｓｐと電源電位Ｖｃｃとの間に設けられるメモリセル電源ＰＭＯＳトランジスタＰｓと、トランジスタＰｓのゲートと電源電位Ｖｃｃとの間に設けられ、ダイオード接続されたトランジスタＴＮ１１と、トランジスタＰｓのゲートと接地電位ＧＮＤとの間に設けられた抵抗体Ｒ１１とを備える。 - 特許庁

When a CPU outputs a test mode signal to a flash memory 15 and reads out data, only an source of a memory cell transistor 16 belonging to a word column selected by a row decoder 17 is connected to ground by a switch array 21, the other sources are connected to a power source VDR.例文帳に追加

ＣＰＵが、フラッシュメモリ１５に対して検査モード信号を出力しデータの読出しを行う場合に、行デコーダ１７で選択されたワード列に属するメモリセルトランジスタ１６のソースだけをスイッチアレイ２１によってグランドに接続し、その他のソースを電源ＶDRに接続する。 - 特許庁

A control circuit 391 controls peripheral circuits such as a column decoder 290 so that input/output of data for testing specific operation of a plurality of memory cells included in a memory cell array 320 is performed when receiving a L level test mode signal TM and a H level test mode signal TM.例文帳に追加

制御回路３９１は、Ｌレベルのテストモード信号ＴＭおよびＨレベルのテストモード信号ＴＭを受けると、メモリセルアレイ３２０に含まれる複数のメモリセルに特殊動作をテストするためのデータの入出力を行なうようにコラムデコーダ２９０等の周辺回路を制御する。 - 特許庁

To prevent sequence disturbance which occurs dependent upon a path where biases in a standby state and a write state shift and in which a different memory cell on one and the same wordline is erroneously written or erased in a nonvolatile semiconductor memory device that uses a charge storage film.例文帳に追加

電荷蓄積膜を用いる不揮発性半導体メモリ装置において、待機状態と書き込み状態のバイアスが遷移する経路に依存して発生する、同一ワード線上の他のメモリセルが誤書き込みされる、あるいは誤消去されるシーケンスディスターブを防止する。 - 特許庁

By installing the electromagnetic wave shielding layer, direct irradiation of electromagnetic waves to a word line, a plate line and a bit line in the memory cell region is precluded, so that change of storing state which is caused by the application of an unexpected electric field to the ferroelectric substance capacitor in the memory cells can be prevented.例文帳に追加

かかる電磁波シールド層を設けることにより、メモリセル領域内のワード線、プレート線、ビット線などに電磁波が直接照射されることはなくなり、従って、予期しない電界がメモリセル内の強誘電体キャパシタに印加されて記憶状態が変化するのを防止することができる。 - 特許庁

This device is constituted so that input/output of data is performed in two directions of two side parts 113, 114 being adjacent and orthogonal each other of a square memory cell array in which memory cells are arranged in a matrix state at intersection positions of word lines and bit lines arranged in a lattice state and intersecting orthogonally each other.例文帳に追加

格子状に配列された互いに直交するワード線およびビット線の交差位置にメモリセルがマトリクス状に配置されている方形のメモリセルアレイの、互いに隣接して垂直な２つの縁（辺）部１１３，１１４の２方向にデータの入出力を行うように構成する。 - 特許庁

A semiconductor integrated circuit (1) does not use a nonvolatile memory connected to a common bus (5) and utilized for general purposes, but uses a nonvolatile memory cell (6) of a fuse circuit (7) connected to a dedicated signal line (9), to store control information for relieving defect or the like of circuit modules (2, 3).例文帳に追加

半導体集積回路（１）は、回路モジュール（２，３）の欠陥救済等のための制御情報の記憶に、共通バス（５）に接続される汎用利用される不揮発性メモリを用いず、専用信号線（９）に接続されたヒューズ回路（７）の不揮発性メモリセル（６）を用いる。 - 特許庁

Next, voltage applied to cells and a voltage applying time are set to changed second write-in conditions by write-in control section 10 in accordance with the time required for writing a whole memory cell of the first group, memory cells of the second group are successively selected and write-in is performed with this conditions.例文帳に追加

次に、書込制御部１０により第１のグループのメモリセル全体の書き込みに要した時間に応じてセルヘの印加電圧、電圧印加時間を変更した第２の書き込み条件に設定し、この条件にて第２のグループのメモリセルを順次選択して書き込みを行う。 - 特許庁

For example, the control data written in a data area 31B of a fuse macro 31 is stored in a memory cell 32c in a rewritable memory macro 32 temporarily with identification information written in a corresponding address area 31A as an address, and thereafter transferred to each register.例文帳に追加

たとえば、ヒューズマクロ３１のデータ領域３１Ｂに書き込まれた制御用データは、対応するアドレス領域３１Ａに書き込まれた識別情報をアドレスとして、一旦、再書き込み可能なメモリマクロ３２内のメモリセル３２ｃに格納された後、各レジスタへと転送される。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

To provide a program method of a flash memory device by which reliability of the device is enhanced by reducing distribution width of a threshold voltage of a state "10" having the widest threshold voltage distribution width during program operation of the flash memory device having a multi-level cell.例文帳に追加

本発明は、フラッシュメモリ素子のプログラム方法に関するものであり、マルチレベルセルを有するフラッシュメモリ素子のプログラム動作時、最も広いしきい値電圧分布の幅を有する“10”状態のしきい値電圧の分布幅を減らして素子の信頼性を向上させるフラッシュメモリ素子のプログラム方法が開示される。 - 特許庁

The refresh control circuit 12 generates a refresh address 34 for executing refresh of the memory cell array 13 until the refresh address 34 coincides with the most significant row address 44 every timing for supplying the refresh request signal 33 generated by the memory controller 11.例文帳に追加

リフレッシュ制御回路１２は、メモリコントローラ１１で生成されたリフレッシュ要求信号３３が供給されるタイミング毎に、メモリセルアレイ１３のリフレッシュを実施するためのリフレッシュアドレス３４が最上位ロウアドレス４４と一致するまで当該リフレッシュアドレス３４を生成する。 - 特許庁

The maximum temperature reached (phase change temperature from a phase to an α phase) of the phase change material is lowered to reduce the rewriting current by utilizing an electrostrictive effect of the piezoelectric material layer 122 to apply the compressive stress to the phase change material (the memory layer 124) during the operation of a memory cell MC.例文帳に追加

メモリセルＭＣの動作時に、圧電材料層１２２の電歪効果を利用して相変化材料（記憶層１２４）に圧縮応力を印加することにより、相変化材料の最高到達温度（相からα相への相変化温度）を下げ、書き換え電流を低減する。 - 特許庁

The nonvolatile semiconductor memory device has a first switch to select a source line connected to the source terminal of a memory cell to supply rewriting voltages, a voltage detector line to detect a rewriting voltage supplied to the source line, and a second switch to connect the source line selected by the first switch to the voltage detector line.例文帳に追加

メモリセルのソース端子が接続されるソース線を選択して書換え電圧を供給する第１スイッチと、ソース線に供給される書換え電圧を検出する電圧検出線と、第１スイッチにより選択されるソース線を電圧検出線に接続する第２スイッチと、を備えている。 - 特許庁

The method includes: a step for partitioning information into two or more information chunks; and a step for programming one of the information chunks into a memory array while concurrently determining whether a particular cell of the memory array is to be set or reset to program a subsequent one of the information chunks.例文帳に追加

二以上の情報チャンクに情報を区分するステップと、後続する前記情報チャンクの一つをプログラムするように、メモリアレイの特定のセルをセットするかリセットするかについて同時に決定する間に、前記情報チャンクの一つをメモリアレイにプログラムするステップとを具備する。 - 特許庁

The control circuit rewrites at least one memory cell of which the set state and reset state are transferrable when holding data, to the set state from the reset state, and executes the readout operation after the memory cells MC in the set state when data reading are rewritten to the reset state.例文帳に追加

制御回路は、データ保持時に少なくとも１つのセット状態及びリセット状態の遷移が可能なメモリセルＭＣをリセット状態からセット状態に書き換え、データ読み出し時にセット状態のメモリセルＭＣを、リセット状態に書き換えた後、読み出し動作を実行する。 - 特許庁

The nonvolatile memory cell comprises: the memory transistor including a semiconductor film formed on a substrate, a buffer film, an organic ferroelectric film, and a gate electrode; and the driving transistor including the buffer film, a gate insulation film, and the gate electrode.例文帳に追加

本発明による不揮発性メモリセルは、基板上に形成された半導体膜、バッファー膜、有機強誘電体膜及びゲート電極を含むメモリトランジスタと；前記基板上に形成された前記半導体膜、前記バッファー膜、ゲート絶縁膜及び前記ゲート電極を含む駆動トランジスタと；を備える。 - 特許庁

In operation of write-verify in which it is determined whether programming is performed appropriately for a memory cell or not during write operation, the number by which a page latch circuit 175 is not reset by a page latch data read-out circuit 178, that is, the number of memory cells by which write is not yet finished is counted by a counter 179.例文帳に追加

書き込み動作中に、メモリセルに適正にプログラムされているか判定する書き込みベリファイ時に、ページラッチデータ読み出し回路１７８によってページラッチ回路１７５がリセットされていない数、つまり書き込みが終了していないメモリセルの数をカウンタ１７９でカウントする。 - 特許庁

In a semiconductor memory, a transfer gate Mi transmitting column selecting signals CSL[0]-CSL[n] outputted from a column decoder 100 to a memory cell block MCBi is made a conduction state in a non-activation state of a signal given from a WBI pad 40.例文帳に追加

半導体記憶装置１０００においては、列デコーダ１００から出力される列選択信号ＣＳＬ［０］〜ＣＳＬ［ｎ］をメモリセルブロックＭＣＢｉに伝達するトランスファーゲートＭ１は、ＷＢＩパッド４０から与えられる信号が非活性状態において導通状態となる。 - 特許庁

Data stored in the ferroelectric capacitors C0, C1 is read out by applying read-out voltage between both electrodes of the ferroelectric capacitors C0, C1 constituting the memory cell reading out data out of the plurality of memory cells and detecting a polarization value of the ferroelectric capacitors Co, C1.例文帳に追加

複数のメモリセルのうちデータを読み出すメモリセルを構成する強誘電体キャパシタＣ０、Ｃ１の両電極間に読み出し電圧を印加して強誘電体キャパシタＣ０、Ｃ１の分極値を検出することにより、強誘電体キャパシタＣ０、Ｃ１に記憶されているデータを読み出す。 - 特許庁

A write dummy bit is constituted of a first dummy line and a second dummy line corresponding to complementary bit lines of a memory array and a plurality of first dummy cells which are formed in the same form as a static type memory cell and a write current path is connected between the first dummy line and the second dummy line.例文帳に追加

メモリアレイの相補ビット線に対応した第１ダミー線と第２ダミー線と、スタティック型メモリセルと同じ形態で形成され、書き込み電流経路が上記第１ダミー線と第２ダミー線との間に接続された複数の第１ダミーセルとで書き込みダミービットを構成する。 - 特許庁

Supply of word line voltage being boosting voltage being higher than external power source voltage, memory array substrate voltage being negative voltage supplied to a semiconductor substrate, and bit line pre-charge voltage used for reproducing data held in a memory cell are stopped for the prescribed period.例文帳に追加

リフレッシュ動作の終了毎に、外部電源電圧よりも高い昇圧電圧であるワード線電圧、半導体基板に供給する負電圧であるメモリアレイ基板電圧、及びメモリセルに保持されたデータを再生するために用いられるビット線プリチャージ電圧の供給を所定の期間だけ停止する。 - 特許庁

A memory cell array having (n+1) bit lines arranged in parallel inclusive of their redundant parts is divided into a plurality of blocks BLK1-BLK8, and substitution designation parts 11a1-11a8 are provided, which each designate bit lines having defective memory cells to each of the blocks BLK1-BLK8, respectively.例文帳に追加

冗長分を含めて平行に配置されたｎ＋１本のビット線を有するメモリセルアレイを複数のブロックＢＬＫ１〜ＢＬＫ８に分割し、各ブロックＢＬＫ１〜ＢＬＫ８に対してそれぞれ不良メモリセルを有するビット線を指定する置換指定部１１ａ１〜１１ａ８を設ける。 - 特許庁

A memory cell array is configured three-dimensionally by arranging a plurality of memory cells comprising a transistor formed on a semiconductor substrate and a variable resistor element connected between the source and drain terminals of the transistor and the resistance value of which varies at voltage application in the longitudinal direction and in an array.例文帳に追加

半導体基板上に形成されたトランジスタと前記トランジスタのソース・ドレイン端子間に接続された電圧印加によって抵抗値が変化する可変抵抗素子とを備えてなるメモリセルを縦方向、さらにアレイ状に複数個配置して３次元的にメモリセルアレイを構成する。 - 特許庁

In the charge device 101, to which the battery pack 128 having a nonvolatile memory 133 and a secondary battery cell 138 can be detached and attached, a charge state data table for determining the charge state of the battery pack is stored, in advance in an ROM (read only memory), in a charge microcomputer 118.例文帳に追加

不揮発性メモリ１３３と、二次電池セル１３８とを備えるバッテリーパック１２８が着脱可能な充電装置１０１において、バッテリーパックの充電状態を判定するための充電状態データテーブルが充電マイコン１１８内のＲＯＭに予め格納されている。 - 特許庁

In a write current control part 9 provided to a flash memory 1, the current flowing in the memory cell S when writing is detected by a write current detection circuit 11, and a word line voltage control circuit 12 controls the word line voltage, on the basis of the detection result.例文帳に追加

フラッシュメモリ１に設けられた書き込み電流制御部９において、書き込み電流検出回路１１により、書き込み時にメモリセルＳに流れる電流を検出し、その検出結果に基づいてワード線電圧制御回路１２がワード線電圧を制御する。 - 特許庁

This ferroelectric memory is provided with bit lines, word lines arranged so as to intersect to the bit lines, and a memory cell 1 arranged between the bit lines and the word lines and comprising a ferroelectric capacitor 2 and one diode 3 connected to the ferroelectric capacitor 2 in series.例文帳に追加

この強誘電体メモリは、ビット線と、ビット線と交差するように配置されたワード線と、ビット線とワード線との間に配置され、強誘電体キャパシタ２と強誘電体キャパシタ２に直列に接続された１つのダイオード３とを含むメモリセル１とを備えている。 - 特許庁

The semiconductor memory device is equipped with: a SRAM (Static Random Access Memory) cell 10 provided with first and second driving transistors N3, N4 which constitute a pair of inverters; and a circuit 11 for applying a voltage lower or higher than a grounding voltage to one end of current routes of the first and second driving transistors.例文帳に追加

半導体記憶装置は、一対のインバータを構成する第１、第２駆動トランジスタＮ３、Ｎ４を備えたＳＲＡＭセル１０と、前記第１、第２駆動トランジスタの電流経路の一端に接地電圧よりも低いかまたは高い値の電圧を印加する回路１１とを具備する。 - 特許庁