「Memory Cell」に関連した英語例文の一覧と使い方(148ページ目) - Weblio英語例文検索

This semiconductor memory is provided with two power source supply lines, and an over drive system in sense amplifier operation is applied to one side but it is not applied to the other, and the over drive system is applied as supplement thereby, excessive application of voltage to the capacitor of a memory cell is prevented.例文帳に追加

この発明に係る半導体記憶装置は、電源供給線を二つ設け、一方にセンスアンプ動作におけるオーバードライブ方式を適用し、他方には適用せず、オーバードライブ方式補助的に適用することで、メモリセルのキャパシタへの過剰な電圧印加を防いでいる。 - 特許庁

To grasp the number of times of applying pulses in the case of write-in from the outside, to judge easily which page takes a much time for write-in, and to grasp a specific memory cell of a write-in unit address, distribution of respective characteristics in all memory cells, and the like.例文帳に追加

書込みを行う際のパルス印加回数をデバイス外部から把握可能にし、どのページが書込みに時間を要するのかを容易に判断可能にし、さらに書込み単位アドレスの特定のメモリセル、および全メモリセルにおけるそれぞれの特性の分布などについての把握を可能にする。 - 特許庁

The magnetic memory of spin injection writing type comprises a memory cell 1 having a magnetoresistive effect element 3 whose one end is connected to a first node and a selective transistor 4 of which a first diffusion region is connected to the other end of the magnetoresistive effective element and the second diffusion region is connected to the second node.例文帳に追加

スピン注入書き込み型磁気記憶装置は、一端が第１ノードに接続される磁気抵抗効果素子３と、第１拡散領域が磁気抵抗効果素子の他端に接続され、第２拡散領域が第２ノードに接続される選択トランジスタ４とを有するメモリセル１を含む。 - 特許庁

To provide a semiconductor storage apparatus wherein the unevenness of effective voltages applied to variable resistance elements, which is caused by a difference in wire length due to a positional difference in a memory cell array, can be eliminated, thereby suppressing the variation in resistance characteristics of the variable resistance elements between memory cells.例文帳に追加

メモリセルアレイ内での位置の違いに起因する配線長の違いによる可変抵抗素子に加わる実効電圧の不均一を是正し、メモリセル間の可変抵抗素子の抵抗変化特性のばらつきを抑制することができる半導体記憶装置を提供する。 - 特許庁

A memory cell of one column and a register of the corresponding column are mutually connected via data transfer pairs BT1/BN1...BTm/BNm and data are written simultaneously between the memory cells of one row and the registers of the corresponding row or data are transferred between them.例文帳に追加

一の列のメモリセル及び対応する列のレジスタが、データ転送バス対ＢＴ１／ＢＮ１・・・ＢＴｍ／ＢＮｍを介して相互に結合されており、一行のメモリセルと対応する一行のレジスタとに同時にデータの書き込みが行われ、或いは、双方の間でデータ転送を行う。 - 特許庁

A plurality of bit lines are separated into first and second bit line groups at the border of a selected memory cell column in a memory array at data write and read, and one of first and second voltages and the other are applied to the first and second bit lines groups, respectively.例文帳に追加

データ書込および読出時において、メモリアレイ内の選択メモリセル列を境界として複数のビット線を第１および第２のビット線群に分割し、第１のビット線群と第２のビット線群とをそれぞれ第１および第２の電圧の一方および他方と接続する。 - 特許庁

The write operation of this semiconductor memory is performed in such a way that a write circuit 2 gives a potential difference to a memory cell 1 via a pair of data lines DW an DWB, a pair of amplitude limitation transfer transistors Q3 and Q4 and a pair of selection transfer transistors Q1 and Q2.例文帳に追加

半導体記憶装置の書込み動作は、書込み回路２が、一対のデータ線ＤＷ又はＤＷＢ、一対の振幅制限トランスファトランジスタＱ３又はＱ４、及び、一対の選択トランスファトランジスタＱ１又はＱ２を介して、メモリセル１に電位差を与えることで行われる。 - 特許庁

The interleaving access includes a clock signal having a first cycle and a second cycle for accessing the first and second memory cells respectively, wherein the second cycle enables the first local control circuit to trigger a first transition of a first read column select signal RSSL for accessing the first memory cell.例文帳に追加

インターリービングアクセスは、第一周期と第二周期を有するクロック信号を含み、それぞれ第一及び第二メモリセルにアクセスし、第二周期は、第一ローカル制御回路を有効にして、第一メモリセルにアクセスする第一読み取りカラム選択信号RSSLの第一遷移をトリガーすることを可能にする。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

To provide a semiconductor memory device capable of preventing the deterioration of holding characteristics of memory cell storage charges caused by transitional voltage value unbalance between a power supply voltage VDD and a substrate voltage VBB during a change to a data retention mode or return from this mode.例文帳に追加

データリテンションモードへの移行、同モードからの復帰の際に、電源電圧ＶＤＤと基板電圧ＶＢＢの過渡的な電圧値のアンバランスにより、メモリセルの蓄積電荷の保持特性が悪化することを防止可能な半導体記憶装置を提供することを目的とする。 - 特許庁

To prevent characteristics of a memory cell transistor and a selection gate transistor from being deteriorated due to short channel effect or to prevent a contact plug, which is formed in a self-aligned state for a gate electrode of the selection gate transistor, and a gate electrode of the selection gate transistor from causing a short circuit, in an NAND type non-volatile memory.例文帳に追加

ＮＡＮＤ型不揮発性メモリにおいて、メモリセルトランジスタおよび選択ゲートトランジスタの特性がショートチャネル効果により悪化したり、選択ゲートトランジスタのゲート電極に対して自己整合的に形成されたコンタクトプラグと選択ゲートトランジスタのゲート電極がショートすることを防止する。 - 特許庁

This ferroelectric memory device includes a memory cell having a switching transistor having a ferroelectric capacitor, a gate connected to a word line, a first current electrode connected to a bit line, and a second current electrode connected to a plate line through the ferroelectric capacitor.例文帳に追加

強誘電体メモリ装置は強誘電体キャパシタ、ワードラインに連結されるゲート、ビットラインに連結される第１電流電極、及び前記強誘電体キャパシタを通じてプレートラインに連結された第２電流電極を有するスイッチングトランジスタを有するメモリセルを含む。 - 特許庁

The semiconductor memory device is provided with a plurality of data inputting circuits 100-115 for inputting data DQ0-DQ15 from the outside and a plurality of data writing circuits 200-215 for writing the data inputted by means of the circuits 100-115 in a memory cell array 300.例文帳に追加

外部からデータＤＱ０〜ＤＱ１５を入力するための複数のデータ入力回路１００〜１１５と、前記複数のデータ入力回路１００〜１１５により入力されたデータをメモリセルアレイ３００に書き込むための複数のデータ書込回路２００〜２１５を備える。 - 特許庁

The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.例文帳に追加

電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁

A dummy column circuit 30 is provided, wherein the number of dummy memory cells DMC selected at a time by a dummy wordline DWL driven simultaneously with a wordline WL to a memory cell MC to be read out, can be adjusted by a control signal CON given from outside.例文帳に追加

読み出し対象のメモリセルＭＣに対するワード線ＷＬと同時に駆動されるダミーワード線ＤＷＬで同時に選択されるダミーメモリセルＤＭＣの数を、外部化から与えられる制御信号ＣＯＮで調整できるようにしたダミーカラム回路３０を設ける。 - 特許庁

To provide a semiconductor memory having smaller capacity than conventional capacity without changing a position of an address input terminal even if a defective memory cell is caused after assembling by performing address pass, address fixing, and address shift by one circuit, and preventing wasteful power consumption.例文帳に追加

アドレスの通過と、アドレスの固定と、アドレスのシフトを、１つの回路で行わせることで、無駄な電力消費をなくし、アセンブリ後に不良メモリセルが発生しても、アドレス入力端子の位置を変更することなく、本来の容量よりも小さな容量の良品デバイスとして使用できるようにする。 - 特許庁

A memory cell 11 of this ferroelectric memory is provided with a N channel MOS transistor 12 being a selection transistor, a ferroelectric capacitor 13, a node 14 between the selection transistor 12 and the ferroelectric capacitor 13, and a resistor 15 for short-circuiting connection of the node 14 and a plate line.例文帳に追加

本発明の強誘電体メモリのメモリセル１１は、選択トランジスタであるＮチャンネルＭＯＳトランジスタ１２、強誘電体キャパシタ１３、選択トランジスタ１２と強誘電体キャパシタ１３間のノード１４、ノード１４とプレート線ＰＬ間をショートするための抵抗１５を備えている。 - 特許庁

To provide a nonvolatile semiconductor memory device which the dielectric breakdown of an insulation film provided between a word line and a shield wiring can be suppressed, and a variance in threshold voltage in a memory cell transistor can be also suppressed by alleviating capacity coupling between adjacent floating gates, and to provide its manufacturing method.例文帳に追加

ワード線とシールド配線との間に設けられた絶縁膜の絶縁破壊を抑制でき、且つ隣り合う浮遊ゲート間の容量結合を軽減してメモリセルトランジスタの閾値電圧の変動を抑制できる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

Specifically, the memory cell can be, for example, such that a first ferromagnetic layer 11 and a second ferromagnetic layer 12 are stacked through the interposition of a spacer layer 13, and the direction of magnetization of the first ferromagnetic layer 11 is fixed and the state of memory is switched over depending on the direction of magnetization of the second ferromagnetic layer 12.例文帳に追加

メモリーセルは、具体的には、例えば第１の強磁性層１１と第２の強磁性層１２とがスペーサ層１３を介して積層されてなり、第１の強磁性層１１の磁化の向きが固定されるとともに、第２の強磁性層１２の磁化の向きによりメモリー状態が切り換えられる。 - 特許庁

In order to distinguish a defective block in a memory cell array, the defective block data is written into the defective block so that the threshold voltage of all or a specific part of memory cells in the defective block may be larger than the word line voltage VB applied to a selection word line when reading low-order page data.例文帳に追加

メモリセルアレイ中の不良ブロックを区別するため、不良ブロック中のメモリセルの全部又は特定の一部の閾値電圧が、下位ページデータを読み出す場合に選択ワード線に印加されるワード線電圧ＶＢより大きくなるよう、不良ブロックへの不良ブロックデータの書き込みを行なう。 - 特許庁

Further, in case of power down, a sense amplifier 29 for the specified core memory cell is disconnected from a master latch circuit 112, and that amplifier is connected to a slave latch circuit 114 for the purpose of guaranteeing data sensed by the core memory during a read operation and applies a preceding sense amplifier output to an I/O buffer 116.例文帳に追加

さらにパワーダウンでは特定のコアメモリセルのためのセンスアンプ２９はマスタラッチ回路１１２から切断され、それは読出動作中にコアメモリでセンスされたデータを保証するためにスレーブラッチ回路１１４に接続され前のセンスアンプ出力をＩ／Ｏバッファ１１６に与える。 - 特許庁

The present invention permits the cell phone owner to erase the data in a lost or stolen phone, using a preset erase code and erase command in the cell phone or the network base station, and disabling or erasing circuitry on the memory chip, preferably an EEPROM chip.例文帳に追加

セルフォンまたはネットワーク基地局における予め定められた消去コード及び消去指令を用いて、並びにメモリ・チップ、好ましくはＥＥＰＲＯＭチップ上の不能化または消去回路を用いて、紛失または盗難された電話におけるデータをセルフォンの所有者が消去するのを許容する。 - 特許庁

The reference voltage REF is applied to gates of NMOS 42 of each detecting circuit, a cell current INS flowing in a NMOS 43 from a memory cell array 10 is compared with the reference current INR, and a detected signal Si being a compared result is outputted to an output node N4i.例文帳に追加

基準電圧ＲＥＦは各検出回路４０ＡのＮＭＯＳ４２のゲートに印加され、メモリセルアレイ１０からＮＭＯＳ４３に流れ込むセル電流ＩＮＳと基準電流ＩＮＲとが比較されて、出力ノードＮ４_ｉに比較結果の検出信号Ｓｉが出力される。 - 特許庁

Each voltage sensor measures both end voltages of each cell constituting each cell group at a predetermined period, and, when it receives a command from the control unit, transmits to the control unit a measurement result according to the command, of a plurality of past measurement results stored in a buffer memory.例文帳に追加

各電圧センサは、所定の周期で各セルグループを構成する各セルの両端電圧を測定するものであって、コントロールユニットからコマンドを受信したとき、バッファメモリに格納されている過去複数回分の測定結果の内、該コマンドに応じた測定結果をコントロールユニットに送信する。 - 特許庁

The selected screen is displayed by the CELL in a PCG under reproduction and when the 'select' is selected by the user, a CPU 6 stores the top address of the CELL and the 'select' which is the selection content as the selection history data corresponding to the PCG into a memory 7.例文帳に追加

再生中のＰＣＧ内のＣＥＬＬによって選択画面が表示され、ｓｅｌｅｃｔがユーザによって選択されると、ＣＰＵ６は、ＣＥＬＬの先頭アドレスと選択内容であるｓｅｌｅｃｔを、そのＰＣＧに対応する選択履歴データとしてメモリ７に格納する。 - 特許庁

After a communication processing unit 11 makes a table of SIM (Subscriber Identity Module) card information from a SIM card and Cell-ID information acquired upon communication together with date information recognized in the communication processing unit 11, and enciphers them in the communication processing unit 11, it automatically stores them in a nonvolatile memory 13.例文帳に追加

通信処理部１１は、ＳＩＭカードからのＳＩＭカード情報と、通信時に取得したCell-ID情報とを、通信処理部１１内で把握している年月日情報共にテーブル化し、それらを通信処理部１１内で暗号化した後、不揮発性メモリ１３に自動的に保存する。 - 特許庁

The device is provided with a read-out/write-in circuit 6a for echo signal and a data register 7a for echo signal which are arranged respectively in parallel to the read-out/ write-in circuit 6 and the data register 6 of the normal cell array 1 side and has the same constitution at the memory cell array 1a for echo signal side.例文帳に追加

ノーマルセルアレイ１側の読み出し／書き込み回路６及びデータレジスタ６とそれぞれ併設されて、エコー信号用メモリセルアレイ１ａ側にも同様の構成のエコー信号用読み出し／書き込み回路６ａおよびエコー信号用データレジスタ７ａが設けられる。 - 特許庁

A semiconductor device comprises a memory cell 10 having a first TMR element 13, and the reference cell 30 having at least one or more of second TMR element 31a for storing first data and a third TMR element 32a for storing second data.例文帳に追加

半導体装置は、第１のＴＭＲ素子１３を有するメモリセル部１０と、第１のデータを記憶する第２のＴＭＲ素子３１ａと第２のデータを記憶する第３のＴＭＲ素子３２ａとをそれぞれ少なくとも１つ以上有するリファレンスセル部３０とを具備する。 - 特許庁

This NAND flash memory device includes a cell array connected to a plurality of bitlines, a page buffer for storing data to be programmed in the cell array, and a bitline setup circuit for successively setting up the plurality of bitlines with a specified unit in accordance with the data stored in the page buffer.例文帳に追加

本発明によるＮＡＮＤフラッシュメモリ装置は複数個のビットラインに連結されるセルアレイと、前記セルアレイにプログラムされるデータを貯蔵するページバッファと、前記ページバッファに貯蔵されたデータに応じて複数個のビットラインを一定の単位で順にセットアップするビットラインセットアップ回路とを含む。 - 特許庁

The liquid crystal cell 14 of the liquid crystal panel 12 is the bistable liquid crystal cell 14 having a memory characteristic using nematic liquid crystals 36 and has the color filters 50 formed to stripe shapes in which the portions corresponding to the monochromatic dots of the same colors are arrayed.例文帳に追加

このカラー液晶装置は、液晶パネル１２の液晶セル１４が、ネマティック液晶３６を用いたメモリ性を有する双安定性の液晶セル１４であり、同一色の単色ドットに対応する部分が列をなすストライプ状に形成されたカラーフィルタ５０を備える。 - 特許庁

A semiconductor integrated circuit device 1 is equipped with; a SRAM (Static RAM) cell array 11 in which a plurality of memory cells each of which consists of CMOSFETs are arranged in matrix; and power source lines VL1 and GL1, etc., which are provided every one bit column , such as one bit column of the SRAM cell array 11.例文帳に追加

半導体集積回路装置１は、ＣＭＯＳＦＥＴから構成される複数のメモリセルが格子状に配置されたＳＲＡＭセルアレイ１１と、ＳＲＡＭセルアレイ１１の１ビット列等の１ビット列ごとに設けられた電源線ＶＬ１、ＧＬ１等を備えている。 - 特許庁

By referring to the data showing correspondence relation between the temperatures of the fuel cell stack 12 and the target concentration of the methanol water solution S in the memory 78, the target concentration of the methanol water solution S is determined based on the temperatures of the fuel cell stack 12 detected by the temperature sensor 68.例文帳に追加

メモリ７８内の燃料電池セルスタック１２の温度とメタノール水溶液Ｓの目標濃度との対応関係を示すデータを参照して、温度センサ６８によって検出された燃料電池セルスタック１２の温度に基づいてメタノール水溶液Ｓの目標濃度を決定する。 - 特許庁

This cell bank system has a means 13 for keeping collected cells collected from requester 5, and a memory 11 that stores the information on the preserved each cell, wherein the information on the cells preserved and genes thereof can be accessed via internet 6.例文帳に追加

セルバンクシステムは、依頼者５から採取した細胞を保管しておく細胞保管手段１３と、保管されている細胞に関する情報が格納されているメモリ１１とを備え、インターネット６を経由して保管しておいた細胞及びその遺伝子情報を随時閲覧できる。 - 特許庁

To solve the problem, wherein a replica bit line is rapidly drawn out by a leak current of a dummy cell, and wherein desired start timing of a sense amplifier cannot be obtained, in a semiconductor storage device having a memory array, a sense amplifier circuit, a replica circuit connected to the replica bit line, the dummy cell, and a sense amplifier control circuit.例文帳に追加

メモリアレイと、センスアンプ回路と、レプリカビット線に接続されたレプリカ回路、ダミーセルおよびセンスアンプ制御回路とを有する半導体記憶装置であって、レプリカビット線をダミーセルのリーク電流により速く引き抜いてしまい、所望のセンスアンプ起動タイミングが得られない。 - 特許庁

The fault diagnostic device 1 is provided with a plurality of voltmeters 4 that detect an output of each solar cell 3 in the solar cell module 2, photo diodes 5A to 5D that are provided in the module 2 and have different wavelength sensitivities, and a fault determination controller 8 having a memory 8a.例文帳に追加

故障診断装置１は、太陽電池モジュール２の各太陽電池３の出力を検出する複数の電圧計４と、太陽電池モジュール２に設けられ波長感度の異なるフォトダイオード５Ａ〜５Ｄと、メモリ８ａを有する故障判定用コントローラ８とを備えている。 - 特許庁

A memory control circuit periodically generates a first address required for operating a circuit A within one cell time duration when an ATM cell is inputted, inserts a second address based on extracted VPI/VCI values between first address signals and continuously generates first/second address signals.例文帳に追加

メモリ制御回路は、ＡＴＭセルが入力される１セル時間内に、回路Ａの演算処理に必要な第１のアドレスを周期的に発生し、抽出したＶＰＩ／ＶＣＩ値に基づく第２のアドレスを第１のアドレス信号間に挿入し、第１／第２のアドレス信号を連続して発生する。 - 特許庁

A read/display control program reads card information from the noncontact IC card 4 through the antenna substrate 32, transfers the information to a memory in the cell phone body 2 through the connectors 34 and 23, and requests the cell phone body 2 of the display of the card information.例文帳に追加

読取表示制御プログラムは、アンテナ基板３２を介して非接触ＩＣカード４からカード情報を読取り、コネクタ３４，２３を介して携帯電話機本体２内のメモリに転送するとともに携帯電話機本体２に対してカード情報の表示要求を行う。 - 特許庁

In addition, antistatic contact hole 5 is formed, an electrification protection groove 6 is formed on the interlayer insulation film on the electrification protection contact hole 5, and a cell plate electrode 7 is formed so as to cover the whole face of the memory cell part area and the antistatic capacitor part.例文帳に追加

また、帯電保護用コンタクト孔５が形成され、帯電保護用コンタクト孔５上であって層間絶縁膜に帯電保護用溝６が形成され、セルプレート電極７が上記メモリセル部領域の全面および帯電保護キャパシタ部を被覆するように形成されている。 - 特許庁

To prevent breakdowns of an insulating film between stacked gates and a gate insulating film of a transistor in an NAND cell, even if an etching residue of a polysilicon film for forming a floating gate is generated in the column direction along a projection side face of an STI region at an end in the row direction of a cell array of an NAND type flash memory.例文帳に追加

NAND型フラッシュメモリのセルアレイの行方向端におけるSTI 領域の突出側面に沿って列方向に浮遊ゲート形成用ポリシリコン膜のエッチング残りが発生しても、NANDセル内のトランジスタの積層ゲート間絶縁膜およびゲート絶縁膜の破壊を防止する。 - 特許庁

In the case of reading number of times of overflow from the memory to calculate a cell rate of the received cells, the read number of times of overflow is corrected depending on whether or not the number of times of overflow has already been updated and the cell rate is calculated on the basis of the corrected number of times of overflow and the count of the counter.例文帳に追加

セルのセルレートを演算するためにメモリからオーバフロー回数を読み出すときは、オーバフロー回数が更新済みであるか否かに応じて、読み出したオーバフロー回数を補正し、補正したオーバフロー回数と、カウンタのカウンタ値に基づいて、セルレートを算出する。 - 特許庁

In a 3Tr.NAND having a cell unit consisting of one memory cell and two select-gate transistors holding it between them, when rewriting of data of a byte unit is performed, at the time of erasing, a potential of a bit line or a source line can be set in byte units, and erasing in byte units can be performed.例文帳に追加

１個のメモリセルとこれを挟み込む２個のセレクトゲートトランジスタとからなるセルユニットを有する３Ｔｒ．ＮＡＮＤにおいて、バイト単位のデータ書き換えを行う場合に、消去時に、ビット線又はソース線の電位を、バイト単位で設定できるようにし、バイト単位の消去を可能にする。 - 特許庁

Fixed voltage is applied by a drive circuit 16 and a column selecting circuit 18 between one end and the other end of a current path formed by the plurality of cell transistors connected in series in the memory cell block in a period in which the plurality of word lines are selected sequentially by the word line selecting circuit 15.例文帳に追加

ワード線選択回路１５により複数のワード線が順次選択されている期間、メモリセルブロック内の複数個直列に接続されたセルトランジスタが形成する電流通路の一端と他端との間に、駆動回路１６及びカラム選択回路１８により一定電圧が印加される。 - 特許庁

To provide a semiconductor memory having a row repair circuit in which a plurality of redundant word liens are arranged in a plurality of cell array blocks by the prescribed number of pieces respectively in the same way, and repair efficiency is improved by enabling to repair a defective word line for any cell array block.例文帳に追加

複数個のリダンダントワードラインを、複数のセルアレイブロックにそれぞれ所定個数ずつ同様に配置し、どのセルアレイブロックであっても欠陥のあるワードラインをリペア可能とすることによりリペア効率を向上させるようにした、ローリペア回路を有する半導体メモリ装置を提供すること。 - 特許庁

The nonvolatile semiconductor memory device includes: a plurality of first wiring and second wiring intersecting each other; a memory cell array including the plurality of memory cells connected to each intersection part of the plurality of first wiring and second wiring; and a first wiring control circuit and second wiring control circuit for respectively selecting the first wiring and second wiring to supply voltage and current required for a reset operation or set operation of the memory cells.例文帳に追加

不揮発性半導体記憶装置は、互いに交差する複数の第１配線及び第２配線、これら複数の第１配線及び第２配線の各交差部に接続された複数のメモリセルからなるメモリセルアレイと、前記第１配線及び第２配線をそれぞれ選択し、前記メモリセルのリセット動作又はセット動作に必要な電圧又は電流を供給する第１配線制御回路及び第２配線制御回路とを備える。 - 特許庁

When a data collection process part 20 is inputted with a series of digital data from an input part 22, the data are compressed by a cell formation part 24, and stored in a data memory 32 by forming the cells.例文帳に追加

ＰＣ８のデータ収集処理部２０は、一連のデジタルデータがデータ入力部２２から入力されると、セル生成部２４によりデータ圧縮をし、セルを生成してデータ記憶部３２に蓄積していく。 - 特許庁