「Memory Cell」に関連した英語例文の一覧と使い方(156ページ目) - Weblio英語例文検索

The control circuit stops application of the voltage VUX to the bit line BL connected to the selected memory cell MC determined to be in a low resistance state in one sensing operation, and executes the next sensing operation.例文帳に追加

制御回路は、１つのセンス動作において低抵抗状態であると判定された選択メモリセルＭＣに接続されたビット線ＢＬへの電圧ＶＵＸの印加を停止して次のセンス動作を実行する。 - 特許庁

The read circuit decides data logic stored in the memory cell, based on the read voltage of the read node which varies with a current, flowing in the variable resistance element and the negative resistor circuit, according to the initial voltage.例文帳に追加

読み出し回路は、初期電圧に応じて可変抵抗素子および負性抵抗回路に流れる電流により変化する読み出しノードの読み出し電圧に基づいて、メモリセルに保持されているデータの論理を判定する。 - 特許庁

Using the wide gap semiconductor allows off-currents of the transistors constituting the memory cell to be sufficiently small, and allows the semiconductor device to hold information for a long period of time.例文帳に追加

ワイドギャップ半導体を用いることで、メモリセルを構成するトランジスタのオフ電流を十分に小さくすることができ、長期間にわたって情報を保持することが可能な半導体装置を提供することができる。 - 特許庁

A memory cell MTr has a gate insulation film 13 formed on a semiconductor substrate 11, a gate electrode 14 formed on the gate insulation film 13, and a variable resistance film 15 formed on the gate electrode 14.例文帳に追加

メモリセルＭＴｒは、半導体基板１１上に形成されるゲート絶縁膜１３、ゲート絶縁膜１３上に形成されるゲート電極１４、及びゲート電極１４上に形成される抵抗変化膜１５を有する。 - 特許庁

The control means, when a program is operating, activates the data latch corresponding to the predetermined memory cell which stores this unit data for each unit data input into the column control means.例文帳に追加

前記制御手段は、プログラム動作時、前記カラム制御手段に入力される単位データ毎に、この単位データを格納する所定の前記メモリセルに対応する前記データラッチを活性化させることを特徴とする。 - 特許庁

When binary data is read out from one page of the memory cell array 21, a voltage generating circuit 31 generates read-out voltage being lower than read-out voltage when multi-level data is read out, and supplies it to a word line of a non-selection page.例文帳に追加

電圧発生回路３１は、メモリセルアレイ２１の１つのページから２値データを読み出すとき、多値データを読み出すときの読み出し電圧より低い読み出し電圧を発生し、非選択ページのワード線に供給する。 - 特許庁

When data are read out of a memory cell composed of 1st and 2nd inverters and 1st and 2nd transfer transistors, the 2nd terminal is supplied with a 1st potential and a 4th terminal is supplied with a 2nd potential different from the 1st potential.例文帳に追加

第１、第２インバータ、第１、第２トランスファートランジスタからなるメモリセルからデータが読み出される際、第２端子は第１電位を供給され、第４端子は第１電位と異なる第２電位を供給される。 - 特許庁

Such a free core system is obtained that the read-out of data can be performed for the memory cell in a core being not selected while the write-in/erasion of data is performed for the core selected by the core selecting means.例文帳に追加

コア選択手段により選択されたコアに対してデータ書込み／消去を行っている間に、選択されていないコア内のメモリセルに対してデータ読出しを可能とするフリーコア方式を実現した。 - 特許庁

At this time, the control gate electrode CG of the memory cell is in a rectangular shape, and a corner part formed at an end of a side coming into contact with a gate insulating film GOX is processed into a reverse tapered shape.例文帳に追加

このとき、メモリセルのコントロールゲート電極ＣＧは矩形形状をしており、ゲート絶縁膜ＧＯＸに接する辺の端部に形成される角部が逆テーパ形状に加工されている点に特徴がある。 - 特許庁

To reduce an area occupied by selection transistors which are arranged between a main bit line and sub-bit lines to reduce power consumption by reducing excess charges/discharges in a non-selected memory cell block in block erasure.例文帳に追加

ブロック消去時における非選択メモリセルブロックでの余分な充放電を低減し消費電力を少なくするための、主ビット線と副ビット線の間に設ける選択トランジスタの占める領域を縮小する。 - 特許庁

As the boosting circuits 120A, 120B and the lines 130A, 130B to be boosted are provided for each memory cell array, capacity of lines 130A, 130B to be boosted is made 1/2, and current consumption is reduced.例文帳に追加

メモリセルアレイごとに昇圧回路１２０Ａ、１２０Ｂ及び被昇圧ライン１３０Ａ、１３０Ｂを設けたため、被昇圧ライン１３０Ａ、１３０Ｂの容量が１／２となり、消費電流も低減することができる。 - 特許庁

Each of these plural blocks B1-B35 is provided with one of sub-read lines SR1-SR35, and a display data read from one memory cell in each block is transmitted through the sub-read line.例文帳に追加

この複数のブロックＢ１〜Ｂ３５の各々には、サブ読み出し線ＳＲ１〜ＳＲ３５の１本が設けられ、各ブロック中の一つのメモリセルより読み出される表示データがサブ読み出し線を介して伝送される。 - 特許庁

To provide a semiconductor storage capable of reducing power consumption by charge/discharge currents, such as a bit line, and power consumption by the gate leak current of a memory cell in a unselective array.例文帳に追加

ビット線などの充放電電流による消費電力を低減させるとともに、非選択列におけるメモリセルのゲートリーク電流による消費電力を低減させることも可能な半導体記憶装置を提供する。 - 特許庁

A non-volatile memory cell comprises a substrate, a source, a drain having a channel region, and a gate insulated on the channel region by a nonconductive charge trap material interposed in between a first and a second silicon dioxide layers.例文帳に追加

非揮発性メモリセルは、基板と、ソースと、チャネル領域を備えるドレインと、第１および第２二酸化シリコン層に挟まれた非導電性チャージトラップ材によりチャネル領域上で絶縁されたゲートと、からなる。 - 特許庁

Accordingly, even if an input is made to the same address in a semiconductor device, the other address is internally designated for each power source application and random mapping is made to disperse stress concentrated in a specific memory cell.例文帳に追加

したがって、半導体装置において同一アドレスに入力を加えても内部的には電源印加ごとに他のアドレスを指定し、ランダムにマッピングすることによって特定メモリセルに集中されるストレスを分散させる。 - 特許庁

A comparator 25, at the time of reading out the data, compares the data read out from each memory cell with expected value data obtained by using a signal issued from the counter 22, and outputs the comparison result.例文帳に追加

コンパレータ２５は、そのデータ読み出しの際に、各メモリセルから読み出したデータと当該読み出し動作の際にカウンタ２２から発せられた信号を利用して得られる期待値データとを比較し、その比較結果を出力する。 - 特許庁

A positive voltage generation circuit 4 used for erasing and writing data in a memory cell is provided with a positive voltage charge pump circuit 200 which generates a voltage higher than a power supply voltage, and a decoupling capacitor CDEC1.例文帳に追加

メモリセルのデータ消去や、メモリセルへのデータ書込みの際に使用される正電圧発生回路４は、電源電圧より高い電圧を発生する正電圧チャージポンプ回路２００と、デカップル容量Ｃ_DEC1とを備える。 - 特許庁

That is, the p-type semiconductor region 45 formed in the memory cell forming region is provided at a deeper position than the p-type semiconductor region 48 formed in a low-dielectric strength MISFET forming region.例文帳に追加

つまり、メモリセル形成領域に形成されているｐ型半導体領域４５を低耐圧ＭＩＳＦＥＴ形成領域に形成されているｐ型半導体領域４８よりも深い位置に形成する。 - 特許庁

In the writing method for the nonvolatile memory device provided with a OTP unit cell, a pulse type writing voltage having a plurality of cycles is applied during the writing operation.例文帳に追加

ＯＴＰ単位セルを備えた不揮発性メモリ装置の書き込み方法であって、書き込み動作時、複数の周期を有するパルス形態の書き込み電圧を印加する不揮発性メモリ装置の書き込み方法を提供する。 - 特許庁

In the flash memory device and the method of manufacturing it, a tunnel oxide film, a floating gate, and a dielectric film which comprises a thin film made of a material with high dielectric constant are formed on a cell region of a semiconductor substrate.例文帳に追加

フラッシュメモリ装置及びその製造方法において、半導体基板のセル領域上にはトンネル酸化膜とフローティングゲート及び高誘電率を有する物質からなる薄膜を含む誘電膜が形成されている。 - 特許庁

Consequently, the failure caused by the lowering of the etching accuracy in the end region of the memory cell array and the yield and operational reliability of the storage device can be improved with hardly causing increase in the chip size of the device.例文帳に追加

メモリセルアレイ端の領域のエッチング精度の低下に起因した不良を防ぐことができ、チップサイズの増加をほとんど招くことなく、歩留まりが高く且つ動作の信頼性の高い動作を実現できる。 - 特許庁

A refresh address generation circuit (20b, 86 and 88) generates a refresh address so as to refresh a memory cell in the region specified by the refresh region specification address, when the operation mode specification signal specifies the refresh mode.例文帳に追加

リフレッシュアドレス発生回路（２０ｂ、８６，８８）は、動作モード指示信号がリフレッシュモードを指定するとき、リフレッシュ領域指定アドレスが指定する領域内のメモリセルのリフレッシュを行なうようにリフレッシュアドレスを発生する。 - 特許庁

The input/output test circuit 150 transmits the data of the write data lines WDA to WDd directly to the read data line RDA to RDd without through memory cell arrays in response to an input/output circuit test signal TST.例文帳に追加

入出力テスト回路１５０は、入出力回路テスト信号ＴＳＴに応答して、ライトデータ線ＷＤａ〜ＷＤｄのデータを、メモリセルアレイを介さずにリードデータ線ＲＤａ〜ＲＤｄに直接転送する。 - 特許庁

The position and the type of the function block or a layout shape and a pitch of a memory cell can speedily and easily be judged, and the fault can efficiently be analyzed by viewing them from the upper layer with such a constitution.例文帳に追加

このような構成により、上層からみるだけで機能ブロックの位置および種類、あるいはメモリセルのレイアウト形状およびピッチを迅速に、かつ容易に判断でき、不良解析を効率的に行うことができる。 - 特許庁

The semiconductor storage device includes a memory cell array (MCA), a first buffer (RXK), a second buffer (RXC), first circuits (101, 102, 103), a second circuit (104), a first DLL circuit (RXDLL), and a second DLL circuit (TXDLL).例文帳に追加

メモリセルアレイ（ＭＣＡ）、第１バッファ（ＲＸＫ）、第２バッファ（ＲＸＣ）、第１回路（１０１，１０２，１０３）、第２回路（１０４）、第１ＤＬＬ回路（ＲＸＤＬＬ）、及び第２ＤＬＬ回路（ＴＸＤＬＬ）を設ける。 - 特許庁

To provide a nonvolatile semiconductor storage device that solves problems caused by a difference of silicide reaction between a memory cell region and a peripheral circuit region, by controlling the reaction rates of a semiconductor and a metal, and to provide a method of manufacturing the device.例文帳に追加

半導体と金属の反応速度を制御してメモリセル領域と周辺回路領域とのシリサイド反応の差による不具合を解消する不揮発性半導体記憶装置とその製造方法を提供する。 - 特許庁

When reading a memory cell MC2, a read-out voltage Vread is applied to a local bit line LBLd1 selected by a bit line selection transistor TRd1, and 0 v is applied to a first local bit line LBLs0 selected by a first selection transistor TRs0.例文帳に追加

メモリセルMC2の読み出しを行うとき、ビット線選択トランジスタTRd1によって選択されたローカルビット線LBLd1に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0によって選択された第１のローカルビット線LBLs0に0vを印加する。 - 特許庁

A bias is applied to the body of the transistor (N1) in the memory cell based on a write data signal previously transferred through the bit line (WBL) during data write operation, thereby reducing the threshold value (Vth) of the transistor (N1).例文帳に追加

データ書き込み時において事前にビット線（ＷＢＬ）により伝達される書き込みデータの信号に基づき、メモリセル内のトランジスタ（Ｎ１）のボディにバイアスを印加し、トランジスタ（Ｎ１）のしきい値（Ｖth）を低下させる。 - 特許庁

Each memory cell has a pair of inverters INV3-4, the input/output of which are connected each other, and respectively hold complementary data on the storage nodes ND1-2 output from the inverters INV3-4.例文帳に追加

各メモリセルＭＣは、入力と出力とが互いに接続された一対のインバータＩＮＶ３−４を有し、インバータＩＮＶ３−４の出力である記憶ノードＮＤ１−２に相補のデータをそれぞれ保持する。 - 特許庁

As a result of verifying, when write-in for the memory cell is insufficient, the circuits 8, 9 supply gate voltage Vgint+Vstep to the control gate for a time shorter than before, and supply drain voltage Vd to the drain for a time tpW.例文帳に追加

ベリファイの結果、メモリセルに対する書き込みが不十分である場合、制御ゲートにゲート電圧Ｖｇｉｎｔ＋Ｖｓｔｅｐを最初より短時間供給すると共に、ドレインにドレイン電圧Ｖｄを時間ｔｐＷ供給する。 - 特許庁

To provide a nonvolatile semiconductor memory device which can prevent defects in the market even if the check criterion is relaxed for the over erased cell in usual use and can be supplied as a reliable product.例文帳に追加

通常使用中における過消去セルのチェックの判定基準が甘くなったとしても、市場不良の発生を防止し、信頼性の高い製品を供給し得る不揮発性半導体記憶装置を提供する - 特許庁

For example, at the time of erasure operation, erasure voltage from a boosting circuit is applied respectively to all word lines WL0-WL31 of a memory cell array, selecting gate lines SSL, GSL, and a (p) type well 12.例文帳に追加

たとえば、消去動作時には、メモリセルアレイの全ワード線ＷＬ０〜ＷＬ３１、選択ゲート線ＳＳＬ，ＧＳＬおよびｐ型ウェル１２に、それぞれ、昇圧回路からの消去電圧Ｖｅｒａを印加する。 - 特許庁

In the multiport SRAM memory cell, an access transistor N3 of a first port is disposed inside a p-type well PW0, and an access transistor N6 of a second port is disposed inside a p-type well PW1.例文帳に追加

本発明のマルチポートＳＲＡＭメモリセルでは、第１ポートのアクセストランジスタＮ３はｐ型ウェルＰＷ０内に配置されており、かつ第２ポートのアクセストランジスタＮ６はｐ型ウェルＰＷ１内に配置されている。 - 特許庁

When the second voltage appears on the synkline, it is indicated that any data of the sub-arrays does not coincide with input data, or an invalid state in a valid memory cell is indicated, and the synkline is kept at the second voltage.例文帳に追加

第２電圧がシンク線に現れる場合には、これが、サブアレイのいずれかのデータと入力データとの間の不一致または、有効メモリ・セル内の無効状況を示し、シンク線が第２電圧に維持される。 - 特許庁

To provide a therapeutic or prophylactic agent by preventing the humectation, the differentiation and the activation of a dendritic cell, a B lymphocyte and a memory T lymphocyte in the onset joint of rheumatoid arthritis.例文帳に追加

本発明の目的は、慢性関節リウマチ患者の発症関節における樹状細胞、Ｂリンパ球、メモリーＴリンパ球の浸潤、分化、活性化を防ぐことによる治療剤もしくは予防剤を提供することにある。 - 特許庁

To provide a highly reliable nonvolatile memory cell which can be mounted in a CMOS manufacturing process, and sufficiently exhibits capabilities in writing, reading, and erasing while suppressing an increase in element area.例文帳に追加

ＣＭＯＳ製造プロセス工程内で実装が可能で、素子面積の拡大を抑制しながらも、書き込み、読み出し、及び消去の能力を十分に発揮できる信頼性の高い不揮発性メモリセルを提供する。 - 特許庁

When a word line WL is activated (ACT), memory cell information is amplified by the sense amplifier, and TG0 is then deactivated, to separate BL0T and BL0B from BIT and BIB, thereby inactivating the sense amplifier.例文帳に追加

ワード線ＷＬの活性化（ＡＣＴ）の際には、メモリセル情報がセンスアンプで増幅された後、ＴＧ０を非活性化することでＢＬ０Ｔ，ＢＬ０ＢとＢＩＴ，ＢＩＢとを分離し、センスアンプを非活性化する。 - 特許庁

To provide a method of manufacturing a flash memory cell by which a phenomenon of forming a trench corner site to be thin in thickness by a side wall oxidation process and an active area of a desired critical size.例文帳に追加

側壁酸化工程によってトレンチコーナ部位が薄く形成される現象を防止するとともに、所望の臨界寸法だけの活性領域を確保することが可能なフラッシュメモリセルの製造方法を提供すること。 - 特許庁

The nonvolatile semiconductor storage device comprises a resistance variable type memory cell having a WO_3 film 3 which is a resistor formed in a W plug 2 and an upper electrode or a lower electrode composed of a W plug.例文帳に追加

Ｗプラグ２内に形成された抵抗体であるＷＯ_3 膜３、及び、Ｗプラグからなる上部電極或いは下部電極を備える抵抗変化型メモリセルを含んでなる不揮発性半導体記憶装置。 - 特許庁

Moreover, since it is not necessary to provide a margin between the storage node hole 9 and the opening 17, the capacity which can be held while a memory cell size is kept constant can be increased while achieving downscaling.例文帳に追加

また、ストレージノードホール９と開口１７との間にマージンを設ける必要がないので、微細化を実現することができると共に、メモリセルサイズが一定のままで保持できる容量を多くすることができる。 - 特許庁

To provide a deep trench type capacitor manufacturing method removing an oxide remaining in a gap, guaranteeing electric connection of first and second conductive layers and improving validity of a single memory cell, that is an yield of products.例文帳に追加

隙間に残留の酸化物を除去し第１と第２の伝導層の電気的接続が保証され単一記憶セルの有効性即ち製品の良品率を向上させる深トレンチ型キャパシタ製造方法を提供する。 - 特許庁

The memory cell of the SRAM has a transfer MISFET, a drive MISFET and a load MISFET in such a manner that the load MISFET is formed on an upper part of the drive MISFET.例文帳に追加

ＳＲＡＭのメモリセルは、転送用ＭＩＳＦＥＴ、駆動用ＭＩＳＦＥＴおよび負荷用ＭＩＳＦＥＴで構成されており、負荷用ＭＩＳＦＥＴは、駆動用ＭＩＳＦＥＴの上部に形成されている。 - 特許庁

Provided is the semiconductor device having a non-volatile memory cell which includes a writing transistor using an oxide semiconductor, a reading transistor using semiconductor material different from the writing transistor, and a capacitative element.例文帳に追加

酸化物半導体を用いた書き込み用トランジスタ、該トランジスタと異なる半導体材料を用いた読み出し用トランジスタ及び容量素子を含む不揮発性のメモリセルを有する半導体装置を提供する。 - 特許庁

Main/sub-bit line structure is premised, clamp voltage is supplied to main bit lines (MB0 to MBm) from voltage supply elements (QPC0 to QPCm) in a period before and after read operation for a nonvolatile memory cell (MC).例文帳に追加

主・副ビット線構造を前提とし、不揮発性メモリセル（ＭＣ）に対する読み出し動作の前後の期間において電圧供給素子（ＱＰＣ０〜ＱＰＣｍ）から主ビット線（ＭＢ０〜ＭＢｍ）にクランプ電圧を供給する。 - 特許庁

A vertical MIS Qvn is provided immediately on a grooved capacitor 6 provided to a semiconductor substrate 1S in a memory cell region, and a lateral nMIS Qn is provided to a semiconductor substrate in a peripheral circuit region.例文帳に追加

メモリセル領域において半導体基板１Ｓに設けられた溝型のキャパシタ６の直上に縦型のＭＩＳＱｖｎを設け、周辺回路領域における半導体基板に横型のｎＭＩＳＱｎを設けた。 - 特許庁