「Memory Cell」に関連した英語例文の一覧と使い方(172ページ目) - Weblio英語例文検索

A pseudo SRAM is provided with an ATD circuit 3 detecting each of transition of an external chip-enable signal/CE, address signals ADx, ADy, and an external write-enable signal/WE, and a control circuit controlling access of a memory cell array based on a detected result of this ATD circuit 3.例文帳に追加

擬似ＳＲＡＭに、外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ及び外部ライトイネーブル信号／ＷＥの遷移をそれぞれ検知するＡＴＤ回路３と、このＡＴＤ回路３の検知結果に基づきメモリセルアレイのアクセスを制御する制御回路とを設けている。 - 特許庁

To provide a semiconductor device that can dramatically scale a channel length by manufacturing a high-performance transistor that has powerful program/erasure efficiency, read speed, and an extremely small gate shape and entire size for allowing a low operating voltage, and a memory cell, and to provide a method for manufacturing the semiconductor device.例文帳に追加

強力なプログラム/消去効率及び読み出し速度を示し低い動作電圧を許容する非常に小さいゲート形状及び全体サイズを有した高性能のトランジスタ及びメモリセルを製造して、チャネル長さを劇的にスケーリングできる半導体素子及びその製造方法を提供する。 - 特許庁

To realize a semiconductor device capable of suppressing variation in source voltage and a noise due to it without exerting any influence on layout by using as a bypass capacitor a dummy semiconductor element arranged in the circumference of an effective area, e.g. a capacity element that a pixel cell or a memory cells has.例文帳に追加

有効領域の周辺に配置されているダミーの半導体素子、例えば、画素セル及びメモリセルにある容量素子をバイパスコンデンサとして利用し、レイアウトに影響を与えることなく、電源電圧の変動及びそれに起因するノイズを抑制できる半導体装置を実現する。 - 特許庁

The writing or erasing operation is stopped in response to the stoppage of supplying a power supply voltage during the writing or erasing operation, and flag information indicating the power supply stoppage during the writing or erasing operation is stored in the flag memory cell.例文帳に追加

書込み動作または消去動作の途中での電源電圧の供給停止の発生に応答して書込み動作または消去動作を中断する一方、書込み動作または消去動作の間の電源電圧供給停止の発生を示すフラグ情報がフラグメモリセルに格納される。 - 特許庁

The method of forming the asymmetrical memory cell includes a step of forming a lower electrode having a first area, a step of forming an electric pulse various-resisting (EPVR) layer placed on the lower electrode, and a step of forming an upper electrode placed on the EPVR layer and having a second area smaller than the first area.例文帳に追加

この方法は、第１の面積を有する下部電極を形成するステップと、下部電極上に載る電気パルス変動抵抗（ＥＰＶＲ）材料を形成するステップと、ＥＰＶＲ層上に載る、第１の面積よりも狭い第２の面積を有する上部電極を形成するステップとを含む。 - 特許庁

A semiconductor integrated circuit 100 is provided with a test mode setting circuit 5 detecting a test mode, a row decoder 7 and a word driver 8 controlling activation of a word line of a memory cell array 6, and a RXTM generating circuit 15 generating a word line driving signal for driving a word line.例文帳に追加

本発明に係る半導体集積回路１００は、テストモードを検知するテストモード設定回路５、メモリセルアレイ６のワード線の活性を制御するロウデコーダ７およびワードドライバ８、ならびにワード線を駆動するためのワード線駆動信号を発生するＲＸＴＭ発生回路１５を備える。 - 特許庁

When the first MOS field effect transistors Q1S and the second MOS field effect transistors Q2S are turned on, electric charges accumulated in a drain region of a non-volatile memory cell MC are extracted through the first MOS field effect transistors Q1S and the main bit lines BLM.例文帳に追加

第１のＭＯＳ電界効果トランジスタＱ__１Ｓおよび第２のＭＯＳ電界効果トランジスタＱ_２Ｓをオンすると、不揮発性メモリセルＭＣのドレイン領域に蓄積された電荷が、第１のＭＯＳ電界効果トランジスタＱ_１Ｓおよびメインビット線ＢＬＭを介して引き抜かれる。 - 特許庁

An improved split gate type non-volatile memory cell having in a substrate a second conductivity first region, a second conductivity second region, and a channel region between the first region and the second region is formed in a substantially single crystal substrate of the first conductivity type.例文帳に追加

基板内の第２の電導型の第１の領域と、第２の電導型の第２の領域と、第１の領域と第２の領域との間のチャネル領域とを有する、改善されたスプリット・ゲート型不揮発性メモリ・セルが、第１の導電型の実質的に単結晶の基板内に作製される。 - 特許庁

A level control signal /CS[0] is set to an H level in conjunction with a level control signal /CS[1] for setting the potential of power supply lines VM[0], VM[1] lower than power supply potential VDD, thus sharply reducing a gate leak current when a memory cell array 110A is at standby and in write operation.例文帳に追加

レベル制御信号／ＣＳ［０］，／ＣＳ［１］を共にＨレベルに設定して電源線ＶＭ［０］，ＶＭ［１］の電位を共に電源電位ＶＤＤより低くすることにより、メモリセルアレイ１１０Ａの待機時および書込み動作時におけるゲートリーク電流を大幅に低減することができる。 - 特許庁

When performing reading operation in which the bit lines of a memory cell array 100 are discharged by a bit line charge/discharge part 101, a counter performs counting of a count value representing a conducting period for a bit line potential to turn into a predetermined potential based on a result of the comparison by a comparator for comparing the bit line potential with a reference potential.例文帳に追加

ビット線充放電部１０１によりメモリセルアレイ１００のビット線の放電を行う読み出し動作時に、ビット線の電位と基準電位とを比較する比較器の比較結果に基づいて、カウンタは、ビット線の電位が所定の電位になる放電期間を表すカウント値を計数する。 - 特許庁

Outside a memory cell region 110 where line-and-space (L&S) periodicity of an active area D1 and an element isolation region D1S is disordered, active areas D2a and D2b wider than the active area D1, and an element isolation region D2S disposed between the active areas D2a and D2b are formed.例文帳に追加

アクティブエリアＤ１及び素子分離領域Ｄ１Ｓのラインアンドスペース（Ｌ&Ｓ）の周期性が崩れるメモリセル領域１１０の外側には、アクティブエリアＤ１より幅が広いアクティブエリアＤ２ａ、Ｄ２ｂと、アクティブエリアＤ２ａとＤ２ｂ間に配置された素子分離領域Ｄ２Ｓが形成されている。 - 特許庁

A method for manufacturing a semiconductor device comprises the step of simultaneously forming a gate insulating film of a MOS transistor by utilizing a step of forming a floating gate 14 and an oxide film 12 formed on the gate 14 of a split type nonvolatile memory cell and a step of forming a tunnel insulating film 16 formed on the oxide film.例文帳に追加

スプリット型の不揮発性メモリセルの浮遊ゲート１４上に形成される酸化膜１２の形成工程、及び浮遊ゲート１４と酸化膜上に形成されるトンネル絶縁膜１６の形成工程を利用して、ＭＯＳトランジスタのゲート絶縁膜を同時に形成した。 - 特許庁

Since the connection of a memory cell block with the plate line is obtainable without using a contact cBE-M1 between the bottom electrode of the ferroelectric capacitor-plate line metal wiring, a deterioration of the ferroelectric capacitor due to a process damage caused by the formation of the above contact can be eliminated.例文帳に追加

プレート線と、メモリセルブロックとの接続を、強誘電体キャパシタの下部電極−プレート線金属配線間のコンタクトｃＢＥ−Ｍ１を用いずに実現出来るため、上記コンタクト形成に起因するプロセスダメージによる強誘電体キャパシタの劣化を無くすることが出来る。 - 特許庁

On the basis of a value in the index part of a cell generating interval T recorded in a memory 101, a decimal part digit number arithmetic circuit 111 changes the assignment of digits in a decimal part and an integral part in a first floating/fixed converting circuit 103 and a digit-matching circuit 107.例文帳に追加

メモリ１０１に記録されたセル発生間隔Ｔの指数部の値に基づいて、小数部桁数演算回路１１１によって、第１の浮動／固定変換回路１０３及び桁あわせ回路１０７の、小数部の桁数と整数部の桁数の割り当てを変更する。 - 特許庁

Two redundancy bit regions bitL and bitR where a memory cell has been divided for each bit are provided at both the end parts of the bit region divided into N for a same bit, and a bit region with bit fail or the like is relieved by the redundancy bit regions bitR and bitL.例文帳に追加

メモリセルがあるビット毎に分割された２つの冗長ビット領域ｂｉｔＬ，ｂｉｔＲを同じあるビット毎にＮ分割されたビット領域の両端部にそれぞれ設け、これら冗長ビット領域ｂｉｔＲ，ｂｉｔＬによりビット不良などが存在するビット領域を救済する。 - 特許庁

If the polarization direction of the ferroelectric layer 130 responsive to 0 or 1 is decided in advance and the polarization direction is controlled for each region below the upper electrodes 150, 160, then it is possible to write 2 bit data to one FET-type ferroelectric memory cell 100.例文帳に追加

０又は１に対応させる強誘電体層１３０の分極方向を決めておき、各上部電極１５０、１６０の下方領域毎に分極方向を制御すれば、１つのＦＥＴ型強誘電体メモリセル１００に２ビットのデータを書き込むことができる。 - 特許庁

The semiconductor device having the word line reset to a negative level when it is not selected is provided with the sequence circuit (23, 24, 26) that clamps the word line to a prescribed level until a prescribed power supply voltage applied to a memory cell connected to the word line reaches the prescribed level.例文帳に追加

非選択時に負電位にリセットされるワード線を有する半導体装置において、電源起動時、ワード線に接続されるメモリセルに供給する所定の電源電圧が所定の電位に達するまでは、ワード線を所定電位にクランプするシーケンス回路（２３、２４、２６）を具備する。 - 特許庁

A SRAM memory cell 1 comprises two N channel MOS transistors 13, 13' connected in series between a storage node N1 and a line of a ground potential GND and two N channel MOS transistors 14, 14' connected in series between a storage node N2 and a line of a ground potential GND.例文帳に追加

ＳＲＡＭのメモリセル１は、記憶ノードＮ１と接地電位ＧＮＤのラインとの間に直列接続された２つのＮチャネルＭＯＳトランジスタ１３，１３′と、記憶ノードＮ２と接地電位ＧＮＤのラインとの間に直列接続された２つのＮチャネルＭＯＳトランジスタ１４，１４′とを含む。 - 特許庁

At startup time, a controller 26 determines the operating condition at startup time, in accordance with the temperature T_cell of a fuel cell stack 2 which is detected by a temperature sensor 21, and the startup enable temperature Tp which is recorded within a nonvolatile memory.例文帳に追加

起動時、コントローラ２６が、温度センサ２１により検出された燃料電池スタック２の温度Ｔ_ｃｅｌｌと不揮発性メモリ内に記録されている起動可能温度Ｔｐとに基づいて起動時の運転条件を決定し、決定した運転条件で燃料電池スタック２を起動する。 - 特許庁

A NAND type memory 1 has a tunnel insulation layer 12, a charge storage layer 13, and a charge block layer 14, provided on an upper surface of a semiconductor substrate 11, and a plurality of control gate electrodes 15 and inter-cell insulating films 16 are provided thereupon alternately in a channel-length direction.例文帳に追加

ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。 - 特許庁

Each memory cell being a component of the MRAM includes: the magneto-resistive element R22; a fixed resistive element r22 whose resistance is fixed, and a FET: T22, the magneto-resistive element R22 and the fixed resistive element r22 are connected at their on-side terminals, and an output section S is provided to the connection part.例文帳に追加

ＭＲＡＭを構成する各メモリセルは、磁気抵抗効果素子Ｒ２２と抵抗値を固定した固定抵抗素子ｒ２２とＦＥＴ：Ｔ２２とを備え、磁気抵抗効果素子Ｒ２２と固定抵抗素子ｒ２２とをそれぞれの一方の端子で接続し、その接続部に出力部Ｓを設ける。 - 特許庁

A refresh control circuit outputs, when changing the low power consumption mode to a normal operation mode, refresh control signals at the same interval as that in the normal operation mode, and executes a refresh operation only for a memory cell for which a predetermined time has passed since the last refresh operation.例文帳に追加

リフレッシュ制御回路は、低消費電力モードから通常動作モードに移行するときに、リフレッシュ制御信号を通常動作モード時と同じ間隔で出力するとともに、前回のリフレッシュ動作から所定時間が経過したメモリセルのみにリフレッシュ動作を実行する。 - 特許庁

When attaching the thermally active shape memory alloy 23 to the temperature sensitive bar 22 is removed due to temperature rise, a moving contact 21a short circuits between upper side contacts 16a and 17a and battery energy is consumed by the discharge circuit of an abnormal cell connected to an electric current limiting resistance 28 of a resister 25 and a luminescent device 26, etc.例文帳に追加

温度上昇により形状記憶合金23の感知棒22への固着が外れると、可動接点21ａが上側接点16ｂ・17ａの間を短絡し、抵抗器25・発光素子26等の電流制限抵抗体28を接続した異常単電池の放電回路により電池エネルギーは消耗する。 - 特許庁

When defect detection is performed by measuring a standby current without limiting to an IDDQ test, and influence of the off-leak can be reduced even if a memory cell array having much off-leak coexists by turning off the switch for supplying and cutting off a power source by a test signal ITEST.例文帳に追加

ＩＤＤＱテストに限らず、スタンバイ電流を測定して不良検出する際に、テスト信号ＩＴＥＳＴにより上述の電源供給遮断用スイッチをオフにすれば、オフ・リークが多いメモリセル・アレイが混在していても、該オフ・リークの影響を低減することができる。 - 特許庁

To obtain a semiconductor device provided with a memory cell and a peripheral circuit having openings of different aspect ratio on the same substrate wherein a barrier metal is formed with good coverage in the opening and contact resistance of a plug and a bit line provided in the opening and a polysilicon plug is stabilized and reduced.例文帳に追加

メモリセル部と周辺回路部とを同一基板上に設けた半導体装置が異なるアスペクト比の開口を有し、この開口にカバレッジ性の良い開口内バリアメタルを形成するとともに、開口に設けたプラグとビット線およびポリシリコンプラグとのコンタクト抵抗の安定化、低減化をはかる。 - 特許庁

When a memory cell unit connected to a word line WLi becomes an accessing target, on the basis of data read from a defect specifying unit 43_i connected to the word line WLi, a defective unit is specified from the data units of 64 columns connected to the word line WLi.例文帳に追加

ワード線ＷＬｉに接続されるメモリセルユニットがアクセス対象になると、該ワード線ＷＬｉに接続される欠陥特定ユニット４３＿ｉからの読み出しデータに基づいて、該ワード線ＷＬｉに接続される６４列のデータ用ユニットから欠陥ユニットが特定される。 - 特許庁

To provide an addressing circuit of a semiconductor memory element, and to provide its data addressing method, wherein data can be quickly inputted without address comparison for data addressing or redundancy operation by: sequentially transferring input data, when the data are sequentially input, by utilizing shift registers successively arranged; and transferring the data to the next register by skipping data storage of the shift register corresponding to a memory cell array with a deficiency.例文帳に追加

入力データが順次入力される場合、順次配列されたシフトレジスターを利用して入力データを順次伝送し、欠陷のあるメモリセルアレイに対応するシフトレジスターはデータ格納をスキップして次のレジスター部にデータを伝送することで、データアドレシング動作またはリダンダンシー動作の時アドレス比較動作なしに速やかにデータを入力することができる半導体メモリ素子のアドレシング回路及びこれのデータアドレシング方法を提供する。 - 特許庁

The refreshing control circuit 30 divides the memory area of a memory cell array 11 into a plurality of submemory areas beforehand, and executes a control to refresh information for a submemory area only in which the information to be refreshed is held in a use state when the information is refreshed among the submemory areas, and not to refresh the information for the submemory area in which information refreshing is unnecessary in a nonuse state.例文帳に追加

リフレッシュ制御回路３０は、メモリセルアレイ１１のメモリ領域を複数のサブメモリ領域にあらかじめ区分しておき、それらのサブメモリ領域のうち情報のリフレッシュを行う際に使用状態にあって当該リフレッシュを必要とする情報が保持されているサブメモリ領域のみに対して情報のリフレッシュを行い、不使用状態にあってリフレッシュを必要としないサブメモリ領域についてはリフレッシュを行わない、という制御を実行する。 - 特許庁

The error correction circuit 26 detects an error position in the code word and generates error detection data indicating the error position by applying error correction processing to the sequence of the code word read from the memory cell of cross regions of the selected word line and bit line out of memory cells CL through the bit line, and generates error correction data by correcting information bits at the detected error position.例文帳に追加

誤り訂正回路２６は、メモリセルＣＬのうち選択されたワード線およびビット線の交差領域のメモリセルからビット線を介して読み出された符号語の系列に対して誤り訂正処理を施すことにより、前記符号語中の誤り位置を検出して当該誤り位置を表す誤り検出データを生成し、且つ当該検出された誤り位置における情報ビットを訂正して誤り訂正データを生成する。 - 特許庁

This semiconductor memory to which a clock signal CLK, an address signal and signals for a command bWE, bCS and bRASCAS are inputted and which writes or reads data to/from a memory cell designated by the address signal, fetches the address signal and the signals for a command and writes and reads the data while synchronizing with both the rise and the fall of the clock signal is provided.例文帳に追加

クロック信号ＣＬＫ、アドレス信号、コマンド用信号ｂＷＥ、ｂＣＳ、bRASCASが入力され、前記アドレス信号によって指定されたメモリセルに対してデータの書き込みまたは読み出しを行い、かつ前記コマンド用信号をデコードして動作を指定する半導体メモリであって、前記アドレス信号、コマンド用信号の取り込み、及び前記データの書き込みと読み出しを、前記クロック信号の立ち上がりと立ち下がりの両方に同期して行う。 - 特許庁

When a metal wiring layer connected with a gate layer is formed above the gate layer in order to transmit an electric signal to the gate layer of a MOS transistor formed in a functional circuit region adjacent to the cell formation region of an SRAM memory cell, the metal wiring layer is arranged in a layer different from a wordline layer formed above the gate layer at a metal damascene process using a second metal damascene process.例文帳に追加

ＳＲＡＭメモリセルのセル形成領域に隣接した機能回路領域に形成されるＭＯＳトランジスタのゲート層に電気的信号を伝達するために前記ゲート層と接続される金属配線層を前記ゲート層の上方に形成する場合に、前記ゲート層の上方に金属ダマシン工程で形成されるワードライン層とは互いに異なる層で第２の金属ダマシン工程を用いて前記金属配線層を配置する。 - 特許庁

For a memory cell connected to one word line, applying a erasure pulse for erasing information (S1), first verifying confirming shift of threshold voltage by applying this erasure pulse (S2), and second verifying operation confirming whether over-erasure is caused by applying the erasure pulse or not are performed.例文帳に追加

１ワード線につながるメモリセルに対して、情報を消去するための消去パルス印加（Ｓ１）と、この消去パルス印加によるしきい値電圧のシフトを確認する第１のベリファイ動作（Ｓ２）と、上記消去パルス印加によって過剰消去が発生したか否かを確認する第２のベリファイ動作（Ｓ３）とを行う。 - 特許庁

A semiconductor integrated circuit device is composed of memory cell array regions 101 which are arranged in parallel along lateral long sides, two pad regions 102 which are provided with pads disposed in rows and each arranged near short sides, and a peripheral circuit element region 103 located between the two pad regions 102.例文帳に追加

左右両長辺寄りに並行に配置したメモリセルアレイ領域１０１と、この二つのメモリセルアレイ領域１０１の中央部で、且つ上下各短辺側に複数列のパッドを設けた二つのパッド領域１０２と、この二つのパッド領域１０２の中間に配置した周辺回路素子領域１０３とを構成する。 - 特許庁

To provide a semiconductor device having an arrangement for suppressing occurrence of malfunction in the machining process as much as possible when a transistor provided with a memory cell area and a peripheral circuit area, such as a NAND flash, and having an LDD structure in the peripheral circuit area is fabricated; and to provide its fabrication process.例文帳に追加

ＮＡＮＤフラッシュ等のメモリセル領域および周辺回路領域を備え、周辺回路領域にＬＤＤ構造を有するトランジスタを形成する場合に、加工工程で不具合が発生するのを極力抑制することができる構成を備えた半導体装置及びその製造方法を提供する。 - 特許庁

To provide a flash memory element in which a semiconductor substrate in the boundary of a cell region and a peripheral circuit region can be protected from an etching step for forming first and second trenches and a leak current generated due to damage on the semiconductor substrate can be prevented from increasing, and to provide its fabrication process.例文帳に追加

セル領域と周辺回路領域との境界部の半導体基板を第１トレンチおよび第２トレンチの形成のためのエッチング工程から保護することができ、半導体基板の損傷で発生する漏れ電流の増加を防止することができる、フラッシュメモリ素子およびその製造方法を提供する。 - 特許庁

The fuse-free semiconductor integrated circuit includes a switch constituted to be electrically turned on or off according to the fuse information stored in the non-volatile memory cell and a control circuit executing the same operation as that when a fuse is connected or cut off according to the on or off of the above switch.例文帳に追加

本発明によるヒューズフリー半導体集積回路は不揮発性メモリ装置に貯蔵されたヒューズ情報に応じて電気的にオンまたはオフされるように構成されたスイッチ、および前記スイッチのオンまたはオフに応じてヒューズを連結または切断する時と同一の動作を実行する調節回路を含む。 - 特許庁

By replacing the lighting color in the setting file FL with a combination of an LED corresponding to the lighting color based on a conversion table creating section 411, a conversion table TBL that specifies an LED to be turned on in a cell corresponding to a control signal is created and stored in a memory 13.例文帳に追加

変換テーブル作成部４１１により、設定ファイルＦＬにおける発光色をその発光色に対応するＬＥＤの組み合わせと置き替えることにより、制御信号に対応するセルにおいて点灯させるＬＥＤを特定する変換テーブルＴＢＬを作成してメモリ１３に記憶させる。 - 特許庁

The controller 5 executes standby processing for keeping the address buffer 3 in a standby state till skew time passes after the transition of the external address signal is detected and also executes decoding processing while the memory cell selection signal changes from an invalid state to a valid state from the output of the internal address signal, in parallel.例文帳に追加

そして、コントローラ５は、外部アドレス信号の遷移を検知してからスキュー時間が経過するまで、アドレスバッファ３を待機状態にしておく待機処理、並びに内部アドレス信号の出力からメモリセル選択信号が無効状態から有効状態になるまでのデコード処理を並列に実行させる。 - 特許庁

This device is provided with a word line driving circuit 2 driving a word line connected to a memory cell and resetting the word line, and the device is constituted so that a reset level of the word line driving circuit 2 set when reset operation of the word line is performed is switched between a first potential of a ground potential and the like and a second potential of a negative potential and the like.例文帳に追加

メモリセルに接続されたワード線を駆動してワード線をリセットするワード線駆動回路を備え、ワード線のリセット動作を行う際に設定されるワード線駆動回路のリセットレベルを、接地電位等の第１の電位と、マイナス電位等の第２の電位との間で切り替えるように構成される。 - 特許庁

This semiconductor device including a selection gate S1 provided for a memory cell A1 has a Tri-gate structure, wherein the upper surface of a gate insulation film 9 formed on a channel of the selection gate S1 is higher than a part or the whole of the upper surface of an element separation region 10 of the selection gate S1.例文帳に追加

本発明の一態様において、メモリセルＡ１に対して設けられる選択ゲートＳ１を含む半導体装置は、選択ゲートＳ１のチャネル上に形成されているゲート絶縁膜９の上面が、選択ゲートＳ１の素子分離領域１０の上面の一部又は全部よりも高く、Tri-gate構造を持つ。 - 特許庁

To accurately finish the shape of a 45°-incident end face and to make the roughness of the 45°-incident end face small and optically sufficiently smooth even when structuring an optical memory cell having the 45°-incident end face by laminating and multilayering a plurality of optical waveguide members.例文帳に追加

４５度入射端面を有する光メモリ素子を複数の光導波部材を積層させて多層化させた構造とする場合であっても、４５度入射端面の形状を精度良く仕上げることができ、かつ、４５度入射端面の粗度を小さくして光学的に十分に平滑なものとすることができるようにする。 - 特許庁

Therefore, even if an active signal is inputted from a mode enable-mask signal line 118, since the mode enable-mask internal signal line 111 is masked, the program mode/ erase mode inputted from a mode selecting signal line 114 cannot be made active, unncessary stress for a memory cell array 104 can be eliminated.例文帳に追加

これによりモードイネーブル信号線１１８からアクティブ信号が入力されてもモードイネーブルマスク内部信号線１１１がマスクされているためにモード選択信号線１１４から入力されるプログラムモード／イレーズモードをアクティブにできず、メモリセルアレイ１０４への不要なストレスを排除することができる。 - 特許庁

An associative storage device comprises a match line of which the potential is varied in accordance with whether data of a memory cell coincides with a retrieval key of a search bus or not, a precharge circuit precharging the match line, a sample-and-hold circuit sampling a potential of the match line and holding it, and a detector circuit detecting a potential held by the sample-and-hold circuit.例文帳に追加

連想記憶装置は、メモリセルのデータとサーチバスの検索キーとが一致するか否かに応じて電位が変化するマッチラインと、マッチラインをプリチャージするプリチャージ回路と、マッチラインの電位をサンプルしてホールドするサンプルアンドホールド回路と、サンプルアンドホールド回路がホールドした電位を検出する検出回路を含む。 - 特許庁

In addition, the first and second gate insulating films 603 of the first and second memory cell transistors have the same thickness, the first and second floating gates 604 have the same thickness, the first and second inter-gate insulating films 605 have the same thickness and the first and second control gates have the same thickness of film.例文帳に追加

第１、第２メモリセルトランジスタがそれぞれ備える第１、第２ゲート絶縁膜６０３は同一の膜厚を有し、前記第１、第２フローティングゲート６０４は同一の膜厚を有し、前記第１、第２ゲート間絶縁膜６０５は同一の膜厚を有し、前記第１、第２コントロールゲート６０６は同一の膜厚を有する。 - 特許庁

A sense amplifier (38), in read-out operation, receives a read-out signal transmitted to the common bit line, compares a potential of the main bit line connected to the common bit line with the reference potential Vref, detects whether a current is made to flow between a drain D and a source SC of the nonvolatile memory cell to be read or not.例文帳に追加

センスアンプ（３８）は、読出し動作において、共通ビット線に伝達された読出し信号を入力し、共通ビット線に接続された主ビット線の電位と基準電位Ｖｒｅｆを比較して、読出し対象となる不揮発性メモリセルのドレインＤＲとソースＳＣ間に電流が流れたか否かを検出する。 - 特許庁