「Memory Cell」に関連した英語例文の一覧と使い方(174ページ目) - Weblio英語例文検索

The device has a resistance element 6 formed on a resistance element forming region 17 of a Si substrate 1, using a wiring layer 20 formed at the same time as forming a gate electrode 12 of a MOS type transistor 22 constituting a memory cell in a transistor forming region 18 of the substrate 1 when forming the resistance element 6.例文帳に追加

開示されている半導体装置１０は、シリコン基板１の抵抗素子形成領１７に抵抗素子６を形成するにあたり、基板１のトランジスタ形成領域１８にメモリセルを構成するＭＯＳ型トランジスタ２２のゲート電極２２の形成時に同時に形成された配線層２０を用いて抵抗素子６を形成する。 - 特許庁

The fin-type memory cell includes a fin-shaped active area AA, a floating gate electrode FG along a side face of the active area AA, and two control gate electrodes CG provided in the longitudinal direction of the active area AA with respect to the floating gate electrode FG to sandwich the floating gate electrode FG.例文帳に追加

本発明の例に関わるＦｉｎ型メモリセルは、フィン形状のアクティブエリアＡＡと、アクティブエリアＡＡの側面に沿うフローティングゲート電極ＦＧと、フローティングゲート電極ＦＧに対してアクティブエリアＡＡの長手方向に配置され、フローティングゲート電極ＦＧを挟み込む２つのコントロールゲート電極ＣＧとを備える。 - 特許庁

Subsequently, the thermal oxidation film located in the peripheral circuit region is removed, and second time thermal oxidation processing is performed thus forming an oxide film 9a becoming a thicker gate oxide film in the peripheral circuit region and an oxide film 9b becoming a thinner gate oxide film in the memory cell region.例文帳に追加

次に、周辺回路領域に位置する熱酸化膜が除去された後、２回目の熱酸化処理を施すことにより、周辺回路領域に膜厚のより厚いゲート酸化膜となる酸化膜９ａが形成され、メモリセル領域では膜厚のより薄いゲート酸化膜となる酸化膜９ｂが形成される。 - 特許庁

The memory cell includes a first transistor and a second transistor for holding charges accumulated in a capacitor, and the second transistor includes a channel formed using an oxide semiconductor layer.例文帳に追加

ビット線と、ｍ（ｍは３以上の自然数）本のワード線と、ソース線と、ｍ本の信号線と、第１乃至ｍのメモリセルと、駆動回路と、を有する半導体装置において、メモリセルは、第１のトランジスタ、容量素子に蓄積された電荷を保持する第２のトランジスタを含み、第２のトランジスタは酸化物半導体層で形成されるチャネルを有する。 - 特許庁

An address replacement discriminating circuit 100 comprises a node 110 outputting a spare enable-signal SE activating a spare memory cell, regular fuses 120-1 to 120-n provided corresponding respectively to each bit of address decoding signals AD0-ADn, and a spare fuse 150 replacing a regular fuse in which defect is caused.例文帳に追加

アドレス置換判定回路１００は、予備メモリセルを活性化するスペアイネーブル信号ＳＥを出力するノード１１０と、アドレスデコード信号ＡＤ０〜ＡＤｎの各ビットにそれぞれ対応して設けられる正規ヒューズ１２０−１〜１２０−ｎと、欠陥が生じた正規ヒューズを置換するためのスペアヒューズ１５０を含む。 - 特許庁

This ID card is provided with a nearly oblong card formed of a plastic material, and a semiconductor element mounted in the card and having a memory cell array using a ferroelectric film as an information storage capacitor; and the ferroelectric film of the semiconductor element is so disposed as to be positioned only in a 30% region of the card from a longitudinal end thereof.例文帳に追加

プラスティック材料からなる略長方形状のカードと、カード内に搭載され、強誘電体膜を情報記憶キャパシタとして用いるメモリセルアレイを有する半導体素子とを備え、半導体素子の強誘電体膜をカードの長手方向の端から３０パーセントの領域のみに位置するように配置する。 - 特許庁

This semiconductor device contains a source and a drain that are formed on a semiconductor substrate, and a gate electrode that is formed via a gate insulation film on the semiconductor substrate, the end part of the gate electrode is separated from that of the drain, and the end part of the drain is not located under the gate electrode in a memory cell by a MOS transistor.例文帳に追加

半導体基板に形成されたソース及びドレインと、半導体基板上にゲート絶縁膜を介して形成されたゲート電極とを含み、ゲート電極の端部とドレインの端部とが離間して配置され、かつドレインの端部がゲート電極の下に位置していないＭＯＳトランジスタによってメモリセルが構成される。 - 特許庁

The memory cell 10 includes: a diode 15 provided on the first wiring 13 with one end thereof being connected to the first wiring 13; and a resistance change part 19 provided above the diode 15 with one end thereof being connected to the diode 15 in series and with another end being connected to the second wiring 20, which stores information by a change in resistance value.例文帳に追加

メモリセル１０は、第１配線１３上に設けられ一端を第１配線１３に接続されたダイオード１５と、ダイオード１５上方に設けられ一端をダイオード１５に直列接続され、他端を第２配線２０に接続され、抵抗値の変化で情報を記憶する抵抗変化部１９とを備えている。 - 特許庁

In a voltage selecting circuit 300 selecting voltage of each supply line 210-240, in both cases (read-period and write-period) in which positive or negative selection voltage is applied to a selection memory cell, one side of potential of the non-selection word voltage supply line 240 and the non-selection bit voltage supply line 220 is made fixed.例文帳に追加

各供給線２１０〜２４０の電圧を選択する電圧選択回路３００は、選択メモリセルに正又は負の選択電圧を印加するいずれの場合（リード期間とライト期間）も、非選択ワード電圧供給線２４０及び非選択ビット電圧供給線２２０の一方の電位を固定とした。 - 特許庁

The memory cell transistor MTr includes: a charge storage layer 23 provided above a P-type semiconductor substrate 10 and storing the electric charge: a semiconductor layer 25 formed on a top surface of the charge storage layer 23 via a block insulating layer 24; and a silicide layer 26 provided on the upper surface of the semiconductor layer 25.例文帳に追加

メモリセルトランジスタＭＴｒは、Ｐ型半導体基板１０の上方に形成され且つ電荷を蓄積する電荷蓄積層２３と、電荷蓄積層２３の上方にブロック絶縁層２４を介して形成された半導体層２５と、半導体層２５の上面に形成されたシリサイド層２６とを備える。 - 特許庁

The memory cell array layer includes: first lamination part 410 and 410B having first insulation layers and first conductive layers alternately laminated therein; and second lamination parts provided on either the top or bottom surfaces of the respective first lamination parts and laminated so as to form second conductive layers between second insulation layers.例文帳に追加

メモリセルアレイ層は、第１絶縁層及び第１導電層が交互に積層された第１積層部４１０，４１０Ｂと、第１積層部の上面或いは下面に設けられ且つ第２絶縁層間に第２導電層が形成されるように積層された第２積層部４２０Ａ，４２０Ｂとを備える。 - 特許庁

In a nonvolatile semiconductor storage device 100 in which a memory cell 110 and a transistor 120 are formed on a silicon substrate 101, at least a sidewall 127 covering the side face of a high dielectric film 124 is formed across a lower gate 122 and a silicon gate 126 on the side face of a laminate film 120T configuring the transistor 120.例文帳に追加

メモリセル１１０とトランジスタ１２０とがシリコン基板１０１に形成された不揮発性半導体記憶装置１００において、トランジスタ１２０を構成する積層膜１２０Ｔの側面に、少なくとも高誘電体膜１２４の側面を覆うサイドウォール１２７を下部ゲート１２２からシリコンゲート１２６にかけて形成する。 - 特許庁

This circuit has an inverter 1 of which an input potential is a potential of a bit line 10 of a memory cell 11, a plurality of P channel transistors 2a, 2b promoting an input potential for the inverter 1, and a plurality of two input OR circuits 14a, 14b selecting promotion of an input potential by a plurality of P channel transistors 2a, 2b.例文帳に追加

メモリセル１１のビットライン１０の電位を入力電位とするインバータ１と、インバータ１への入力電位を助長する複数のＰチャネルトランジスタ２ａ，２ｂと、複数のＰチャネルトランジスタ２ａ，２ｂによる入力電位の助長を選択する複数の２入力ＯＲ回路１４ａ，１４ｂとを有する。 - 特許庁

In the boundary region of the memory cell region and the contact region, a dummy word line 12 extending in parallel with the word line 5, a second charge holding film 4b, a second diffusion layer bit line 2b and a second embedded insulating film 3b in contact with the dummy word line 12 and the side face of the second charge holding film 4b are provided.例文帳に追加

メモリセル領域とコンタクト領域の境界領域では、ワード線５と平行に延伸するダミーワード線１２と、第２の電荷保持膜４ｂと、第２の拡散層ビット線２ｂと、ダミーワード線１２及び第２の電荷保持膜４ｂの側面に接する第２の埋め込み絶縁膜３ｂとが備えられている。 - 特許庁

When transition of the signal/WE is detected by the ATD 3d before a period specified by the time-out circuit at the write time, operation of the memory cell array is controlled by the time-out circuit, when it is detected after elapse of the specified period, write-in operation is controlled responding to transition of the signal/WE.例文帳に追加

書き込み時にタイムアウト回路で指示された期間より前にＡＴＤ３ｄによって信号／ＷＥの遷移が検知されると、タイムアウト回路によってメモリセルアレイの動作が制御され、指示された期間の経過後に検知された時には、信号／ＷＥの遷移に応答して書き込み動作を制御することを特徴とする。 - 特許庁

To provide a semiconductor device which is suitable for forming a transistor for memory cell and a transistor for a circuit with a high breakdown voltage on one and the same semiconductor substrate and which has such a structure that a side wall insulation film of a shared contact plug part is removed and has little deterioration in electric properties, and also to provide a method of manufacturing the same.例文帳に追加

メモリセル用のトランジスタと高耐圧回路部用のトランジスタとを１つの半導体基板上に形成するのに適しており、また、シェアードコンタクトプラグ部分の側壁絶縁膜が除去された構造で電気的特性の劣化の少ない半導体装置およびその製造方法を提供する。 - 特許庁

The data storage device having a memory cell connected between a plate line and a bit line is provided with a control circuit for setting the bit line to a first potential, and returning the potential of the bit line to the first potential during a period when the potential of the bit line is increased during the period when the potential of the plate line changes from a first potential to a second potential.例文帳に追加

プレート線とビット線との間に接続されたメモリセルを有するデータ記憶装置であって、ビット線を第１電位に設定し、プレート線の電位が第１電位から第２電位へ遷移する期間にビット線の電位が上昇すると、期間においてビット線の電位を第1電位に戻す制御回路を有する。 - 特許庁

After this, a resist pattern 12 having openings 13 and 14 is formed at a part on an area with the gate electrode 6 of a desired NMOS within a memory cell array area A, and at a part on the film 4 positioned another circuit and the main circuit by using a mask for writing revised data.例文帳に追加

その後、改訂済みのデータ書き込み用マスクを用いて、メモリセルアレイ領域Ａ内の所望のＮＭＯＳのゲート電極６を中心とする領域上の部分及び他の回路と主回路との間に位置するフィールド酸化膜４上の部分に開口１３，１４を有するレジストパターン１２を形成する。 - 特許庁

An access transistor ATR in an MTJ memory cell, one of groups of transistors connected to the readout current path, is manufactured by using a semiconductor layer 205 formed on an insulating film 200 on a semiconductor substrate SUB, and includes impurity regions 110, 120, a gate region 130 and a body region 210.例文帳に追加

読出電流経路に接続されたトランジスタ群の１つである、ＭＴＪメモリセル中のアクセストランジスタＡＴＲは、半導体基板ＳＵＢ上の絶縁膜２００上に形成された半導体層２０５を用いて作製され、不純物領域１１０，１２０、ゲート領域１３０およびボディ領域２１０を含む。 - 特許庁

The present invention utilizes the nonvolatile ferroelectric memory to program a test mode and data pin arrangement and rearranges an address, a control signal and a data pin arrangement state in a software manner according to a programmed code, thereby accurately testing the characteristics of the cell array without requiring another process.例文帳に追加

このため、本発明は不揮発性強誘電体メモリを利用してテストモード及びデータピンの配置をプログラムし、プログラムされたコードに従いソフトウェア的にアドレス、制御信号及びデータピンの配置状態を再調整することにより、別途のプロセスなくセルアレイの特性を正確にテストすることができるようになる。 - 特許庁

A semiconductor storage device comprises a memory cell including: a latch circuit comprised of a cross-coupled inverter having two data holding nodes connected to a first bit line; a first switch part provided between the first bit line and each of the data holding nodes of the inverter; and a first word line for controlling the conduction of the first switch part.例文帳に追加

第１のビット線に接続される２つのデータ保持ノードを有してクロスカップル接続されたインバータからなるラッチ回路と、第１のビット線とインバータの各データ保持ノードとの間に設けられた第１のスイッチ部と、第１のスイッチ部の導通を制御する第１のワード線とを備えて構成されるメモリセルを備える。 - 特許庁

A writing data control circuit 3 checks whether an input address coincides with an address of the initial data storage area 12 in the memory cell array 1, and when both of them are not coincident, input data D0-D7 are output, while preset optional fixed data are output when they are coincident.例文帳に追加

書き込みデータ制御回路３は、入力アドレスがメモリセルアレイ１の初期データ記憶領域１２のアドレスと一致するか否かを比較し、その両者が一致しない場合には入力データＤ０〜Ｄ７を出力し、それが一致する場合には予め設定されている任意固定データを出力する。 - 特許庁

The magnetic writing operation is implemented by heating a magnetic recording medium with laser light to a temperature, as device temperature, above room temperature but below Curie temperature, and effectively reducing coercive force of the magnetic recording medium, and further locally applying an external current to the magnetic memory cell of the magnetic recording medium.例文帳に追加

磁気記録媒体をレーザー光により、素子の温度を室温以上でキューリー温度以下の温度に加熱し、磁気記録媒体の保磁力を実効的に低下させるとともに、当該磁気記録媒体の磁気的メモリーセルに局所的に外部電流を印加することにより磁気的書き込み操作を実施する。 - 特許庁

This semiconductor memory has such a feedback circuit that the potential of a read-out signal is not reduced in the next operation cycle even if the pre-charge potential of a bit lines BL is raised from 1/2 Vaa by feeding back variation of a pre-charge potential δ 1/2 Vaa of the bit line BL to a plate electrode of a cell capacitor.例文帳に追加

本発明の半導体記憶装置は、ビット線ＢＬのプリチャージ電位1/2Ｖaaの変動分δＶaaをセルキャパシタのプレート電極に帰還することにより、ビット線ＢＬのプリチャージ電位が1/2Ｖaaから上昇しても、次の動作サイクルにおいて読み出し信号の電位の低下を生じない帰還回路を有する。 - 特許庁

In the capacitor element, the capacitance of the capacitor per unit area of the capacitor element is increased and the area of the capacitor element is reduced by setting a polycrystalline silicon film 2 of a gate electrode of a peripheral transistor to be an intermediate electrode and setting a gate insulating film 1 and a block insulating film 10 of a memory cell transistor to be capacitor insulating films.例文帳に追加

キャパシタ素子において、周辺トランジスタのゲート電極の多結晶シリコン膜２を中間電極とし、ゲート絶縁膜１とメモリセルトランジスタのブロック絶縁膜１０の両方をキャパシタ絶縁膜とすることにより、キャパシタ素子の単位面積当たりのキャパシタ容量を増加させキャパシタ素子の面積を低減している。 - 特許庁

The semiconductor storage device has a circuit which can apply a reforming voltage pulse for returning each resistive state of a variable resistive element with a deteriorated switching characteristic to an initial resistive state to a memory cell including the variable resistive element whose switching element deteriorates to make a reading margin small as a result of applying a rewriting voltage pulse of several times.例文帳に追加

多数回の書き換え電圧パルスの印加の結果、スイッチング特性が劣化し読み出しマージンが小さくなった可変抵抗素子を含むメモリセルに、スイッチング特性が劣化した可変抵抗素子の各抵抗状態を初期抵抗状態に戻すためのリフォーミング電圧パルスを印加可能な回路を有する。 - 特許庁

Accordingly, when the same row is accessed from both ports PA and PB, the voltage levels of the word lines WLA and WLB are set to power supply voltage VDD-Vtp to suppress the driving current amount of a memory cell, whereby a reduction in a current ratio of a transistor is prevented.例文帳に追加

これにより、両方のポートＰＡ，ＰＢが同時に同一行をアクセスした場合にはワード線ＷＬＡ，ＷＬＢの電圧レベルを電源電圧ＶＤＤ−Ｖｔｐとすることにより、メモリセルの駆動電流量を抑制することによりトランジスタの電流比が小さくなるのを防止することができる。 - 特許庁

Then, a conductive film 14 is formed on the semiconductor substrate 1, on which the capacitance insulating film 12a is formed and by processing the conductive film 14, a second conductor pattern 14b arranged on an upper electrode 14a and the first conductor pattern 11b of the memory cell capacitor is formed.例文帳に追加

そして、当該容量絶縁膜１２ａが形成された半導体基板１上に導電膜１４が形成され、導電膜１４を加工することにより、メモリセルキャパタの上部電極１４ａおよび第１の導電体パターン１１ｂ上に配置された第２の導電体パターン１４ｂが形成される。 - 特許庁

A control method of such a static random access memory (SRAM) cell is provided that an anti-parallel storage circuit storing a logic high level or a logic low level is included across a true node and a complementary node, and the true node and the complementary node are connected respectively to a true bit line (BLT) and a complementary bit line (BLC) by first and second transistors.例文帳に追加

真ノード、相補ノード間に論理ハイレベルまたは論理ローレベルを記憶するアンチパラレル記憶回路を含み、真ノードと相補ノードとは、それぞれ第１、第２のトランジスタによって真ビット線（ＢＬＴ）と相補ビット線（ＢＬＣ）とに接続されているスタティックランダムアクセスメモリ（ＳＲＡＭ）セルの制御方法が提供される。 - 特許庁

The method is equipped with a step for making a first and a second transistors in an OFF state by inactivating a word line and a step for sequentially shifting the scan data inputted from a scan data input terminal to a memory cell arranged at a scan data output terminal side via a first and a second shift bit lines.例文帳に追加

ワード線を不活性化することにより、第１及び第２のトランジスタをオフ状態にするステップと、スキャンデータ入力端子から入力されるスキャンデータを、第１及び第２のシフトビット線を介して、スキャンデータ出力端子側に位置するメモリセルに順次シフトするステップとを備えることを特徴とする。 - 特許庁

Only the electric current flowing through a floating gate having good characteristics is made detectable from the outside by performing writing and reading-out by using a memory cell constituted of two floating gate electrodes 131 and 132 which are arranged adjacently to each other so as to sandwich a source 16 offset from the floating gate electrodes 131 and 132 as one unit.例文帳に追加

間に浮遊ゲート電極１３とオフセットに形成されたソース１６を挟むようにして隣接した二つの浮遊ゲート電極１３から構成されたメモリセルを一つの単位として、書き込み並びに読み出しを行うことにより、特性の良い浮遊ゲートを介する電流のみを、外部から検出できるようにする。 - 特許庁

A memory cell is formed of a single MOS transistor, wherein an ion implantation stop film 7 is formed outside the channel region of the MOS transistor, and code ions are implanted into the channel region of a prescribed MOS transistor by the use of an ion implantation mask that includes the ion implantation stop film 7 to set the MOS transistor at a prescribed threshold value.例文帳に追加

１個のＭＯＳトランジスタで構成されるメモリセルにおいて、ＭＯＳトランジスタのチャネル領域外にイオン注入阻止膜が形成され、このイオン注入阻止膜を含むイオン注入マスクでもって所定のＭＯＳトランジスタのチャネル領域にコードイオン注入がなされ所定のトランジスタしきい値に設定される。 - 特許庁

It is verified whether a threshold value of the memory cell is within the prescribed voltage range or not after writing.例文帳に追加

複数のしきい値を設定して１つのメモリセルに多値の情報を記憶させるようにした不揮発性半導体記憶装置において、消去レベルから遠いしきい値のメモリセルへの書込みから開始して順次しきい値が近いメモリセルへの書込みを行ない、書込み後にメモリセルのしきい値が所定の電圧範囲に入っているかベリファイの判定を行なうようにした。 - 特許庁

To enable to eliminate products having lower reliability out of initial good products by testing margin for a reference potential of a bit line in the case that storage data is read out from a memory cell in a ferroelectric memory, improving reliability of products shipped, and to perform efficiently analysis of defect by making easy to discriminate whether defect of an initial defective product is caused by margin defect or by defect of a manufacturing process.例文帳に追加

強誘電体メモリに関し、メモリセルからビット線に記憶データが読み出された場合におけるビット線の電位の基準電位に対するマージンを試験し、初期良品からの信頼性の低い製品の除去を可能とし、出荷する製品の信頼性の向上を図ると共に、初期不良品については、その不良がマージン不良を原因とするものなのか、あるいは、製造プロセスの欠陥によるものなのかの識別を容易にし、不良解析の効率化を図る。 - 特許庁

An upper surface protective film 91 after patterning, NMOSFET gate formation mask 31a, and PMOSFET gate formation mask 31b are used as masks for etching, so that a gate electrode 33 of a transistor of a DRAM memory cell part Rm and lower part electrodes 34a and 34b of each transistor of a CMOS part Rc are formed at the same time.例文帳に追加

次に、パターニングした後の上面保護膜９１、ＮＭＯＳＦＥＴゲート形成用マスク３１ａおよびＰＭＯＳＦＥＴゲート形成用マスク３１ｂをマスクとして用いて、エッチングを行うことにより、ＤＲＡＭメモリセル部Rmのトランジスタのゲート電極３３、ＣＭＯＳ部Rcの各トランジスタの下部電極３４ａ、３４ｂを同時に形成する。 - 特許庁

To reduce an interference by an electromotive force generated among the approximated wires of a core/peripheral circuit in the case that a bit line and a write word line of the memory cell are arranged approximately for reduction of the write current in the MRAM using the TMR effect.例文帳に追加

本発明は、ＴＭＲ効果を利用したＭＲＡＭにおいて、書き込み電流の低減のためにメモリセル部のビット線と書き込みワード線とを近接させて配置するようにした場合に、コア・周辺回路部の近接した配線間で発生する起電力による干渉を低減できるようにすることを最も主要な特徴としている。 - 特許庁

In an asteroid curve represented by a bit line magnetic field H_x generated by a write bit line current I_B and a word line magnetic field H_y generated by a write word line current I_W, manufacturing variations and a design margin are taken into consideration to assume an asteroid curve AC_out outside all memory cell asteroid curves (located with a hatched area of Figure).例文帳に追加

書込ビット線電流Ｉ_Ｂにより発生するビット線磁界Ｈ_ｘと書込ワード線電流Ｉ_Ｗにより発生するワード線磁界Ｈ_ｙとにより表されるアステロイド曲線において、製造ばらつきと設計マージンを考慮し、全メモリセルのアステロイド曲線（図中ハッチング領域内に収まる）よりも外側にアステロイド曲線ＡＣ_ｏｕｔを想定する。 - 特許庁

A word line control part 13 controls the voltage of a high level showing that the word line control 13 has not selected the word line for the memory cell M accessed or not accessed on the basis of, a control signal ϕ for controlling the voltage of a high level of the word line WL and on the basis of a selection signal WLDEC outputted by a main decoder 11.例文帳に追加

メモリセルＭへのアクセス時と非アクセス時に応じてワードラインＷＬのハイレベルの電圧値を制御するための制御信号φと、メインデコーダ１１が出力する選択信号ＷＬＤＥＣとを基に、ワードライン制御部１３は、ワードラインＷＬが非選択であることを示すハイレベルの電圧値をメモリセルＭのアクセス時と非アクセス時に応じて制御する。 - 特許庁

When two data of double data specification outputted from the same output terminal at the same cycle are read out from a memory cell array, by providing a delay circuit at one side of a sense amplifier enable-signal /SAE, a sense amplifier 1 and a sense amplifier 2 are activated, timing at which two data are sensed is deviated, peak current flowing in the sense amplifier 1 and the sense amplifier 2 is deviated.例文帳に追加

ダブルデータレート仕様で、同一出力端子から同一サイクルに出力する２個のデータをメモリセルアレイから読み出す際に、センスアンプイネーブル信号／ＳＡＥの一方に遅延回路を設けることにより、センスアンプ（１）、センスアンプ（２）を活性化して２個のデータをセンスするタイミングをずらし、センスアンプ（１）、センスアンプ（２）に流れるピーク電流をずらす。 - 特許庁

First electrode plate of a memory cell is disposed on the circumferential edge at the lower surface part of an insular semiconductor structure in a substrate, a second electrode plate is disposed in the surface at the lower surface part of the insular semiconductor structure and in the surface of the substrate on the outside of the insular semiconductor structure, and a capacitor dielectric layer 112 is interposed between the second electrode plate and the first electrode plate.例文帳に追加

メモリセルの第一電極板は基板の島状半導体構造下面部分の周縁に設置され、第二電極板は島状半導体構造下面部分の表面内と島状半導体構造外側の基板表面内とに設置され、キャパシタ誘電層１１２は第二電極板と第一電極板との間に設置されている。 - 特許庁

A cell structure is realized by (i) providing a side wall control gate on the laminated film of oxide film, nitride film, oxide film (ONO) on both sides of a ward gate, and (ii) forming a control gate and a bit impurity film by self-alignment so that the control gate and the bit impurity film are shared between adjoining memory cells due to high integration.例文帳に追加

セル構造は、（ｉ）ワードゲートの両サイド上の酸化膜−窒化膜−酸化膜（ＯＮＯ）の積層膜上にサイドウォール制御ゲートを配設すること、および（ｉｉ）自己整合によって制御ゲートおよびビット不純膜を形成し、高集積のために隣接するメモリセル間の制御ゲートおよびビット不純膜を共有することによって実現される。 - 特許庁

Thus, even in the case that the shortest distance between the groove 31 and the grooves 32 and 33 and the shortest distance between the grooves 32 and 33 and the groove 34 are smaller than the resolution limit of exposure light, since all the grooves 31-35 can be accurately formed, the interval of the grooves 31-35 arranged inside the same memory cell is reduced to the resolution limit of the exposure light or less.例文帳に追加

これにより、溝３１と溝３２、３３の最短距離や、溝３２、３３と溝３４の最短距離が露光光の解像限界より小さい場合でも、すべての溝３１〜３５を精度よく形成することができるので、同一メモリセル内に配置される溝３１〜３５の間隔を露光光の解像限界以下まで縮小することができる。 - 特許庁

A semiconductor device comprises a memory cell including a first transistor 160, a second transistor 162, and an insulation layer 128 provided between a source region or a drain region 120 of the first transistor 160 and a channel formation region 144 of the second transistor 162.例文帳に追加

第１のトランジスタ１６０と、第２のトランジスタ１６２と、第１のトランジスタ１６０のソース領域またはドレイン領域１２０と、第２のトランジスタ１６２のチャネル形成領域１４４との間に設けられた絶縁層１２８と、を含むメモリセルを有し、第１のトランジスタ１６０と、第２のトランジスタ１６２とは、少なくとも一部が重畳して設けられる半導体装置である。 - 特許庁

The MRAM device is provided with electrodes (first electrodes) TA1, TA2 of memory cell access transistors on a substrate 51, magnetic tunnel junction elements 86a, 86b electrically connected to the first electrodes TA1, TA2, and a bit line (a second electrode) 91 electrically connected to the first electrodes TA1, TA2 through the magnetic tunnel junction elements 86a, 86b.例文帳に追加

前記ＭＲＡＭ装置は、基板５１上のメモリセルアクセストランジスタの電極（第１電極）ＴＡ１，ＴＡ２、該第１電極ＴＡ１，ＴＡ２に電気的に連結された磁気トンネル接合要素８６ａ、８６ｂおよび該磁気トンネル接合要素８６ａ、８６ｂを通じて第１電極ＴＡ１，ＴＡ２に電気的に連結されたビットライン（第２電極）９１を備える。 - 特許庁

The data storing circuit comprises first and second sub-data circuits 20, 21 for storing first and second sub-data, detects the write state of a selected memory cell and the logic level of a read signal on a transfer line decided from the second and first sub-data, and changes the first and second sub-data so as to control write when write is sufficient.例文帳に追加

データ記憶回路は、第１、第２のサブデータを記憶する第１、第２のサブデータ回路２０、２１を含み、選択されたメモリセルの書き込み状態と第２、第１のサブデータから決まる転送線上の読み出し信号の論理レベルを検出し、選択されたメモリセルの書き込みが十分であると書き込みを抑制するように第１、第２のサブデータを変更する。 - 特許庁