「Memory cell」に関連した英語例文の一覧と使い方(57ページ目) - Weblio英語例文検索

A method for reading a memory cell includes compensating a change in specific current.例文帳に追加

メモリセルを読み出す方法は、特定の電流における変化を補償することを含む。 - 特許庁

The data storage circuit 10 and the memory cell array 1 are formed on the same well region 56.例文帳に追加

データ記憶回路１０とメモリセルアレイ１は同一のウェル領域５６上に形成される。 - 特許庁

A magnetic memory cell (10) includes first and second magnetoresistance elements (12, 14) which are connected in series.例文帳に追加

磁気メモリセル(10)は、直列に接続された第1および第2の磁気抵抗素子(12,14)を含む。 - 特許庁

Hydrogen barrier films 42 and 44 are formed at least over the memory cell array 100.例文帳に追加

少なくともメモリセルアレイ１００の上に、水素バリア膜４２，４４が形成されている。 - 特許庁

The memory cell injects electrons from the source side to the gate nitride film to perform information storage.例文帳に追加

このメモリセルはゲート窒化膜にソースサイドから電子を注入して情報記憶を行う。 - 特許庁

A semiconductor device includes a readout circuit for reading out data written in a memory cell.例文帳に追加

メモリセルに書き込まれたデータを読み出す読み出し回路を有する半導体装置に関する。 - 特許庁

The base of the memory cell array 11 is set lower than the base of the peripheral circuit 12.例文帳に追加

そして、メモリセルアレイ１１の底面は、周辺回路１２の底面より低く設定される。 - 特許庁

A PROM region PA adjoins to a bit line direction of an ordinary memory cell region NA.例文帳に追加

ＰＲＯＭ領域ＰＡは、通常メモリセル領域ＮＡのビット線方向に隣接する。 - 特許庁

To provide a semiconductor device that includes a multi-bit non-volatile memory cell and its manufacture method.例文帳に追加

マルチビット不揮発性メモリセルを含む半導体素子及びその製造方法を提供する。 - 特許庁

GATE STRUCTURE OF FLASH MEMORY CELL, METHOD OF FORMING SAME, AND METHOD OF FORMING DIELECTRIC FILM FOR SAME例文帳に追加

フラッシュメモリセルのゲート構造とその形成方法及び誘電体膜形成方法 - 特許庁

An air gap exists between the sidewall film of the end memory cell and the sidewall film of the selection transistor.例文帳に追加

端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。 - 特許庁

To provide an asymmetrical area memory cell and a method of manufacturing the same.例文帳に追加

非対称面積メモリセルおよび非対称面積メモリセルを製造する方法が提供される。 - 特許庁

A reference memory cell MCr is connected to two reference bit lines BLref 0-1.例文帳に追加

参照メモリセルＭＣｒは、２本の参照ビット線ＢＬｒｅｆ０−１に接続される。 - 特許庁

To enable calculation of the yield of a memory cell array to which a redundancy repair is provided.例文帳に追加

冗長救済が施されたメモリセルアレイの歩留まりを算出できるようにする。 - 特許庁

To provide a device of structure that drawing wiring from a hole and a memory cell forming a resistance variation layer and wiring of circuits around the memory cell, etc. are almost simultaneously formed using the memory cell of 1T1R type; and to provide a simplified method of manufacturing the same.例文帳に追加

１Ｔ１Ｒ型のメモリセルを用いて、抵抗変化層を形成するホールとメモリセルからの引き出し配線およびメモリセル領域の周辺の回路などの配線をほぼ同時に形成できる構成の装置およびその簡素化された製造方法を提供する。 - 特許庁

The row address data and the column address data of a memory cell to which writing is disabled are stored in a register.例文帳に追加

書き込めなくするメモリセルの行アドレスデータと列アドレスデータをレジスタに格納する。 - 特許庁

The state is detected by applying a read voltage across the memory cell 100.例文帳に追加

その状態は、メモリセル100の両端に読出し電圧を印加することにより検出される。 - 特許庁

This CAM cell has first and second memory circuits and a comparing circuit.例文帳に追加

本発明によれば、ＣＡＭセルは、第一及び第二メモリ回路と比較回路とを有している。 - 特許庁

A gap is formed between the sidewall film of the end memory cell and the sidewall film of the selective transistor.例文帳に追加

端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。 - 特許庁

To provide a single-bit non-conductive floating-gate memory cell driven on an ultralow voltage.例文帳に追加

超低電圧で駆動できる単一ビット非伝導性浮遊ゲートメモリーセルを提供する。 - 特許庁

To provide a non-volatile semiconductor storage device in which an occupied area of a memory cell is reduced.例文帳に追加

メモリセルの占有面積を小さくした不揮発性半導体記憶装置を提供する。 - 特許庁

To lessen the number of defective bits by reducing the variation of threshold voltage of a memory cell.例文帳に追加

メモリセルの閾値電圧のばらつきを低減することによって不良ビット数を少なくする。 - 特許庁

The transverse magnetic field also reduces the current required for switching the memory cell (150).例文帳に追加

また、横方向磁界によって、メモリセル(150)を切り替えるのに必要な電流が低減される。 - 特許庁

To provide a variety of methods for forming a capacitor electrode for an IC memory cell.例文帳に追加

集積回路メモリセル用のキャパシタ電極を形成する様々な方法を提供すること。 - 特許庁

Write data from a write data D flip-flop 7 is stored on a memory cell 11.例文帳に追加

そして書き込みデータＤフリップフロップ７からの書き込みデータがメモリセル１１に記憶される。 - 特許庁

To provide a memory cell etc., capable of preventing occurrence of a software error with a fewer elements.例文帳に追加

少ない素子でソフトエラーの発生を防止することができるメモリセル等を提供する。 - 特許庁

A depression type transistor is provided in a memory cell 17 connected to a word line 13.例文帳に追加

ワード線１３に接続されたメモリセル１７にはデプレッション型のトランジスタが設けられている。 - 特許庁

MAGNETORESISTIVE ELEMENT, MAGNETIC STORAGE CELL, MAGNETIC MEMORY DEVICE, AND METHOD OF MANUFACTURING THEM例文帳に追加

磁気抵抗効果素子、磁気記憶セルおよび磁気メモリデバイスならびにそれらの製造方法 - 特許庁

To provide a nonvolatile semiconductor memory, a nonvolatile semiconductor memory system, a control method of a nonvolatile semiconductor memory, and a memory card by which high data reliability can be kept for miniaturization of a memory cell and fractionization of threshold voltage.例文帳に追加

メモリセルの微細化及び閾値電圧の細分化に対して高いデータ信頼性を維持することが可能な不揮発性半導体メモリ、不揮発性半導体メモリシステム、不揮発性半導体メモリの制御方法、及びメモリカードを提供する。 - 特許庁

To provide a memory device in which data stored in a memory cell array are compared with test data stored in the memory device or inverted data of the test data to detect defect of the memory device and to provide a parallel bit test method of the memory device.例文帳に追加

メモリセルアレイに貯蔵されたデータをメモリ装置の内部に貯蔵されたテストデータまたはテストデータの反転データと比較してメモリ装置の不良を検出するメモリ装置及びこの装置の並列ビットテスト方法を提供する。 - 特許庁

The semiconductor memory device includes a memory cell array having a plurality of memory cells, and an access control circuit which is connected to the plurality of memory cells through word lines and stores access information for the plurality of memory cells.例文帳に追加

本発明による半導体メモリ装置は複数のメモリセルを有するメモリセルアレイと、ワードラインを介して前記複数のメモリセルに接続され、前記複数のメモリセルに対するアクセス情報を貯蔵するアクセス制御回路を含む。 - 特許庁

In the memory system, the semiconductor memory has a field programmable part FP in which logic for converting into each other an external signal input/output for the memory system and an internal signal input/output for a memory cell array is programmed.例文帳に追加

半導体メモリは、メモリシステムに入出力される外部信号とメモリセルアレイに入出力される内部信号とを相互に変換するための論理がプログラムされるフィールドプログラマブル部を有する。 - 特許庁

To reduce a chip area in a semiconductor memory device constituted so that a main memory can be switched to a preliminary memory when an address corresponding to a defective cell included in the main memory is selected.例文帳に追加

主メモリの中に含まれている不良セルに対応するアドレスが選択されたときには予備メモリに振り替えるように構成した半導体メモリ装置において、チップ面積を少なくすること。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array 1 including memory cells MC of which the set state and reset state are transferrable and memory cells MC which are fixed to the permanent state; and a control circuit.例文帳に追加

不揮発性半導体記憶装置は、セット状態及びリセット状態の遷移が可能なメモリセルＭＣと、パーマネント状態に固定されたメモリセルＭＣとを含むメモリセルアレイ１と、制御回路とを備える。 - 特許庁

To reduce erroneous writing in a nonselected memory cell in a semiconductor device provided with a nonvolatile memory unit including a memory array in which numerous rewritable nonvolatile memory cells are arrayed.例文帳に追加

書き換え可能な不揮発性メモリセルが多数配列されたメモリアレイを含む不揮発性記憶部を備えた半導体装置において、非選択メモリセルに生じる誤書き込みを低減することができる。 - 特許庁

As a semiconductor memory, a SRAM10 is provided with a memory cell array 11 made of a plurality of memory cells 21 and a timing control circuit 18 which conducts timing control to make access to the data in the memory cells.例文帳に追加

半導体記憶装置としてのＳＲＡＭ１０は、複数のメモリセル２１からなるメモリセルアレイ１１と、該メモリセルのデータにアクセスするためのタイミング制御を行うタイミング制御回路１８とを備える。 - 特許庁

Methods to apply a high power supply voltage to operate a semiconductor memory device which is equipped with a memory cell array including a plurality of memory banks can be distinguished depending on operation modes of the semiconductor memory device.例文帳に追加

複数のメモリバンクからなるメモリセルアレイを具備した半導体メモリ装置を動作させるために高電源電圧を印加する方法は、半導体メモリ装置の動作モードによって区別され得る。 - 特許庁

To provide a semiconductor memory unit which continues to normally operate using the semiconductor memory without exchanging the semiconductor memory even when a defective cell occurs in the semiconductor memory.例文帳に追加

半導体メモリに不良セルが生じた場合でも、半導体メモリを交換することなく半導体メモリを用いた装置は正常な動作を続けることができる半導体メモリ装置を提供すること。 - 特許庁

The testing cells opening drains for all bit lines of the memory cell array are provided on the testing cell array as an open cell, and the open cell is arranged on at least a place at every bit line.例文帳に追加

テスト用セルアレイにはメモリセルアレイのビット線の全てに対してドレインをオープンにするテスト用セルがオープンセルとして備えられており、オープンセルはビット線毎に少なくとも一か所配置されている。 - 特許庁

Open voltage for preventing that operation of the selected cell affects an adjacent memory cell storage site can be applied to a control gate of an adjacent cell being near the selected cell.例文帳に追加

選択されるセルの動作が、隣接したメモリ・セル記憶サイトへ影響を及ぼさないようにする開放電圧は、選択されるセルのすぐ近くの隣接セルのコントロール・ゲートへ印加されることができる。 - 特許庁

This semiconductor memory device has the memory cell arrays divided into plural blocks BLK0 to BLK11 relating to line addresses X0 to X12 and is so constituted that continuous address spaces are allocated to the respective lines of the memory cell arrays over the plural blocks and that the memory cell arrays are partially activated with the blocks described above as units.例文帳に追加

行アドレスＸ０〜Ｘ１２に関して複数のブロックＢＬＫ０〜ＢＬＫ１１に分割されたメモリセルアレイを有し、前記複数のブロックにわたって前記メモリセルアレイの各行に連続したアドレス空間が割り付けられると共に、前記ブロックを単位として前記メモリセルアレイが部分的に活性化されるように構成される。 - 特許庁

The substrate 100 for electrooptical device which has a memory cell array including a plurality of memory cells 101 arrayed in matrix and digitally driven is characterized in that each memory cell 101 has an analog switch SW1 inverting the phase of supplied data and data whose phase is already inverted are supplied to the memory cell 101.例文帳に追加

マトリクス状に配列されデジタル駆動される複数のメモリセル１０１を含むメモリセルアレイを有する電気光学装置用基板１００において、前記メモリセル１０１は供給されたデータの位相を反転させるアナログスイッチＳＷ１を備えること、又は既に位相を反転されたデータが前記メモリセル１０１に供給される。 - 特許庁

The NAND flash memory includes a memory cell array, a data register for storing data read out from the memory cell array, an address register for designating the data to be transferred from the memory cell array to the data register, and a control circuit having a descending-order read command to allow the address register operate in the descending order.例文帳に追加

メモリセルアレイと、前記メモリセルアレイから読み出されたデータを保持するデータレジスタと、前記メモリセルアレイから前記データレジスタヘ転送されるデータを指定するアドレスレジスタと、前記アドレスレジスタを降順に動作させる降順読出しコマンドを持つ制御回路とを具備することを特徴とするＮＡＮＤ型フラッシュメモリを提供する。 - 特許庁

The semiconductor memory includes a first and second real memory cell groups that store real data received by a first and second data terminal groups; a first parity memory cell group that stores first parity data of first data among the real data; and a second parity memory cell group that stores second parity data of second data except for the first data among the real data.例文帳に追加

半導体メモリは、第１および第２データ端子群で受けるリアルデータを記憶する第１および第２リアルメモリセル群と、リアルデータのうち第１データの第１パリティデータを記憶する第１パリティメモリセル群と、リアルデータのうち第１データを除く第２データの第２パリティデータを記憶する第２パリティメモリセル群とを有する。 - 特許庁

The memory plane 110 to which at least one memory cell is connected, includes: the plurality of bit lines BL extending along the bit line direction B; a plurality of memory cell areas 111 to 114 prepared with at least one bit line BL; and a plurality of sub-latch circuits SUBLAT prepared for each multiple memory cell areas 111 to 114.例文帳に追加

メモリプレーン１１０は、少なくとも１つのメモリセルが接続されており、ビット線方向Ｂに沿って延びる複数のビット線ＢＬと、少なくとも１つのビット線ＢＬが設けられた複数のメモリセルエリア１１１〜１１４と、複数のメモリセルエリア１１１〜１１４毎に設けられた複数のサブラッチ回路ＳＵＢＬＡＴとを備える。 - 特許庁