「Memory cell」に関連した英語例文の一覧と使い方(59ページ目) - Weblio英語例文検索

The write/erase unit provides a certain pulse interval after supplying the first electric pulse, and supplies a second electric pulse to the selected memory cell, the second electric pulse having larger electric energy than the first electric pulse and causing the physical state of the memory element transit relative to the memory element of the selected memory cell.例文帳に追加

第１の電気パルスを供給した後、所定のパルス間隔を置いて、第１の電気パルスよりも電気的エネルギーが大きく、選択メモリセルのメモリ素子に対して当該メモリ素子の物理状態を遷移させる第２の電気パルスを供給する。 - 特許庁

In a ferroelectric substance memory chip having a memory cell region in which a plurality of memory cells having ferroelectric substance capacitors are arranged, an electromagnetic wave shielding layer 46 for shielding external electromagnetic waves is formed on the memory cell region.例文帳に追加

本発明は、強誘電体キャパシタをそれぞれ有する複数のメモリセルが配置されたメモリセル領域を有する強誘電体メモリチップにおいて、メモリセル領域に外部からの電磁波をシールドする電磁波シールド層４６、５０、４０が形成されることを特徴とする。 - 特許庁

Failure information for indicating a failure memory cell (x mark) at a data storage part 1a of a memory to be tested is read from a failure memory 2a, and is counted for each of column and row addresses to obtain failure memory cell count values 3d and 3e of the column and row addresses, respectively.例文帳に追加

被試験メモリのデータ記憶部１ａでの不良メモリセル（×印）を表わす不良情報を不良メモリ２ａから読み出し、行及び列アドレス毎にカウントして列アドレスの不良メモリセルカウント値３ｄ、行アドレスの不良メモリセルカウント値３ｅを得る。 - 特許庁

This device has a memory cell array 11 having at least three memory cells A, B and C for storing data and a majority decision circuit for selecting data in the memory cell, which is not affected by a software error, according to a majority decision concerning the stored contents of the respective memory cells A, B and C.例文帳に追加

データを格納する少なくとも３つ以上のメモリセルＡ，Ｂ，Ｃを備えたメモリセルアレイ１１と、メモリセルＡ，Ｂ，Ｃの各々の記憶内容について多数決をとってソフトエラーを被っていないメモリセルのデータを選択する多数決回路とを有する。 - 特許庁

To solve a problem that when a property of a reference side in differential type read determination operation is achieved by a memory cell (reference cell) in a memory apparatus of a virtual ground system, a leak current through a cell being adjacent to the reference cell is dispersed by the process, thereby, stable read becomes hard.例文帳に追加

仮想接地方式のメモリ装置で、差動型の読出し判定動作における基準側の特性をメモリセル（レファレンスセル）で実現する場合、レファレンスセルに隣接するセルを介した漏れ電流がプロセスでばらつくことにより、安定読出しが困難となる。 - 特許庁

Further, a constant current which is twice as large as a sense current Is supplied from a current supply circuit 52 to the memory cell, i.e. 2*Is is supplied to the dummy memory cell DCP.例文帳に追加

さらに、ダミーメモリセルＤＣＰに対して、電流供給回路５２からメモリセルに供給されるセンス電流Ｉｓの２倍、すなわち２・Ｉｓの一定電流が供給される。 - 特許庁

A fuse element corresponding to a memory cell column being redundancy-replaced among fuse elements Fcs11-Fcs24 is cut off, supply of a ground potential for a replaced normal memory cell column is stopped.例文帳に追加

ヒューズ素子Ｆcｓ１１〜Ｆcｓ２４のうち、冗長置換をされるメモリセル列に対応するヒューズ素子は切断され、置換される正規メモリセル列への接地電位の供給が停止される。 - 特許庁

A plurality of global word lines 20, 21 are disposed in a memory cell of one line of a memory cell array, and each of the global word lines 20, 21 is formed in two wiring layers of upper and lower layers.例文帳に追加

メモリセルアレイの１行のメモリセルに対して複数のグローバルワード線２０、２１を配置し、その各々のグローバルワード線２０、２１を上層及び下層の２つの配線層に形成する。 - 特許庁

The control unit controls the operation of writing data in the data storage memory cell, and storing of the flag information in the flag memory cell in association with the writing or erasing operation.例文帳に追加

制御部はデータ格納メモリセルへのデータの書込み動作を制御する一方、書込み動作または消去動作に関係してフラグメモリセルへのフラグ情報の格納を制御する。 - 特許庁

To provide a flash memory device in which the current of a cell can be decreased at program operation by adjusting a source voltage of a flash memory cell and the program speed can be improved.例文帳に追加

フラッシュメモリセルのソース電圧を調整してプログラム動作の際にセルの電流を減らすことができ、プログラム速度を向上させることのできるフラッシュメモリ装置を提供する。 - 特許庁

To easily form a high performance peripheral transistor by preventing the gate insulating film of a memory cell or the floating gate or inter-layer capacitative film of the memory cell from remaining on the side face of an element isolating insulating film.例文帳に追加

素子分離絶縁膜の側面にメモリセルのゲート絶縁膜またはメモリセルの浮遊ゲートや層間容量膜が残留せず、簡便に高性能な周辺トランジスタを形成できる。 - 特許庁

The device is formed in a manner that a one-port memory cell array 11 and a two-port memory cell array 12 on which a plurality of word lines WL 1 for a first port is commonly provided are mixed on one chip.例文帳に追加

共通に第１ポート用ワード線ＷＬ１が設けられる１ポートメモリセルアレイ１１と２ポートメモリセルアレイ１２とを１チップ上に混在させて半導体記憶装置を構成する。 - 特許庁

Thus the channel voltage of a memory cell with a write data '110' and the channel voltage of a memory cell with a write data '10x' are boosted to specified write potentials by the capacitive coupling with word lines.例文帳に追加

これにより、書き込みデータが「１１０」のメモリセルのチャネル電圧、「１０ｘ」のメモリセルのチャネル電圧を、ワード線との容量結合によって所定の書き込み電位にブーストする。 - 特許庁

The capacity of the memory cell consisting of a first DRAM section 102 with large working speed is made larger than the capacity of the memory cell consisting a second DRAM section 103 with small working speed.例文帳に追加

動作速度が大きい第１のＤＲＡＭ部１０２を構成するメモリセルの容量を、動作速度が小さい第２のＤＲＡＭ部１０３を構成するメモリセルの容量よりも大きくする。 - 特許庁

The first and the second blocks of the physical memory cell and the additional block of the virtual memory cell can be independently read in order to provide whole of three blocks of read data.例文帳に追加

前記実際的メモリセルの第１および第２ブロック、そして仮想的メモリセルの追加的なブロックは、読み出しデータの３ブロック全体を提供するために独立に読み出すことができる。 - 特許庁

In the dummy memory cell (DC) 6, a plurality of unit transistors are connected to a dummy bit line DBL so that current capability between the cells is equal to that of the memory cell transistor MC.例文帳に追加

ダミーメモリセル（ＤＣ）６は、複数個の単位トランジスタが、セル同士の電流能力がメモリセルトランジスタＭＣと等価となるようにダミービット線ＤＢＬに対して接続されている。 - 特許庁

When returning from the power-down mode to the normal operation mode, the semiconductor storage device sequentially precharges only the bit lines BL and /BL of a memory cell array block 11 to be accessed out of the plurality of memory cell array blocks.例文帳に追加

パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。 - 特許庁

A detrapping pulse supply circuit 19 in which after data are written in the memory cell, a detrapping pulse is supplied to the control gate of the memory cell, and electric charges are taken off from the second insulation film, is included.例文帳に追加

メモリセルにデータが書き込まれた後に、デトラップパルスをメモリセルの制御ゲートに供給して、第２絶縁膜から電荷を引き抜くデトラップパルス供給回路１９が設けられている。 - 特許庁

A source of an adjacent memory cell MC3 is clamped to fixed potential by a second selection transistor TRs4, and 0 v is applied to a source of an adjacent memory cell MC1 by a bit line selection transistor TRd0.例文帳に追加

隣接するメモリセルMC3のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされ、隣接するメモリセルMC1のソースは、ビット線選択トランジスタTRd0によって0vに印加される。 - 特許庁

The information on the number of times of writing in a memory cell array 101 is read from an address control memory cell 105 by a reading circuit 196, and passed to a word line decoder 103.例文帳に追加

メモリセルアレイ１０１に書き込み動作を行った回数に関する情報を、アドレス制御用メモリセル１０５から読み出し回路１０６により読み出し、ワード線デコーダ１０３に渡す。 - 特許庁

A first dummy memory cell DMC1 storing a first logic and a second dummy memory cell DMC2 storing a second logic being opposite to the first logic are connected to a dummy word line DWL.例文帳に追加

第１論理を記憶する第１ダミーメモリセルＤＭＣ１と、第１論理と反対の第２論理を記憶する第２ダミーメモリセルＤＭＣ２とが、ダミーワード線ＤＷＬに接続されている。 - 特許庁

Geometrical variation and change in the phase change material composition otherwise to occur due to memory cell element separation during the dry etching process are reduced for the improvement of reliability in memory cell rewrite frequency.例文帳に追加

その結果、ドライエッチングによるメモリセル素子の分離に起因した、形状ばらつきおよび相変化材料の組成変化が低減し、メモリセルの書き換え回数信頼性が向上する。 - 特許庁

Also, in a selection row, the data is written only to the memory cell corresponding to the selected source line, therefore, the disturbance to the unselected memory cell column can be reduced.例文帳に追加

また、選択行において、選択ソース線に対応するメモリセルに対して、データの書込が行なわれるだけであり、非選択列のメモリセルに対するディスターバンスを低減することができる。 - 特許庁

A first trench for an element isolation region of a memory cell region and a second trench for an element isolation region of a peripheral circuit region of the memory cell are simultaneously formed in the surface of a semiconductor substrate.例文帳に追加

メモリセル領域の素子分離領域用の第１の溝と、メモリセルの周辺回路領域の素子分離領域用の第２の溝を半導体基板上に同時に形成する。 - 特許庁

When a memory cell MC12 is read out, a discharge transistor selecting circuit 47 discharges selectively a bit line BL2 connected to the memory cell MC12 and two bit lines BL0, BL1 being adjacent to it.例文帳に追加

放電トランジスタ選択回路４７は、メモリセルＭＣ12を読み出す際に、メモリセルＭＣ12に接続されたビット線ＢＬ2とそれに隣接する２本のビット線ＢＬ0,ＢＬ1とを選択的に放電する。 - 特許庁

To provide a semiconductor storage device capable of suppressing the influence of the leak current of a memory cell in a memory cell array, and improving the reliability of read data and the stability of the operation.例文帳に追加

メモリセルアレイにおけるメモリセルのリーク電流による影響を抑制でき、読み出しデータの信頼性及び動作の安定性を向上できる半導体記憶装置を提供する。 - 特許庁

Complementary second global bit lines (GBL, /GBL) for transmitting the data of a memory cell MC, read out through complementary bit lines (BL, /BL), are disposed above a memory cell array (BLock).例文帳に追加

相補性ビット線（ＢＬ、／ＢＬ）を通じて読み出されたメモリセルＭＣのデータを伝達する相補性第２グローバルビット線（ＧＢＬ、／ＧＢＬ）をメモリセルアレイ（ＢＬｏｃｋ）の上部に配置する。 - 特許庁

The impurity area and the word line are driven, and in the same memory cell array, for instance, a plurality of memory cells on the word line of cell arrays 1,...n+1,..., 2n+1,... are operated in parallel.例文帳に追加

そして、不純物領域およびワード線を駆動して、同じメモリセルアレイ内で、たとえばセル列１，…ｎ＋１，…，２ｎ＋１，…の同一ワード線上の複数のメモリセルを並列に動作させる。 - 特許庁

Thus, a time interval from reading of data from the memory cell to be tested to a bit line to the start of amplifying operation by a corresponding amplifier is made to be constant without depending on the position of the memory cell.例文帳に追加

これにより、試験するメモリセルからビット線にデータが読み出されてから、対応するセンスアンプが増幅動作を開始するまでの時間間隔をメモリセルの位置に依存せず一定になる。 - 特許庁

A packed crown-shaped memory cell has a memory node plug (crown-shaped cell plug) and a polysilicon cylinder formed later or a three- dimensional structure similar to this.例文帳に追加

１つの実施例では、充填された王冠型メモリ・セルは記憶ノード・プラグ（王冠型セル・プラグ）および後で作成されるポリシリコンの円柱体またはそれと同等の３次元構造体を有する。 - 特許庁

Two ports P1a, P2a included in the memory cell C0a are connected to two ports P1b, P2b included in the memory cell C0b through switch circuits S0z, S0x, respectively.例文帳に追加

メモリセルＣ０ａに含まれる２つのポートＰ１ａ，Ｐ２ａは、スイッチ回路Ｓ０ｚ，Ｓ０ｘを介してメモリセルＣ０ｂに含まれる２つのポートＰ１ｂ，Ｐ２ｂとそれぞれ接続されている。 - 特許庁

In another example, a resistance of the memory cell (the first state variable) measured at a relatively low voltage may be independent of a threshold voltage (the second state variable) of the same memory cell.例文帳に追加

別の例では、相対的に低い電圧で計測されるメモリ・セルの抵抗（第１の状態変数）は、同じメモリ・セルの閾値電圧（第２の状態変数）と独立にすることができる。 - 特許庁

The gate electrode of the selection transistor in the first memory cell is connected to a first gate line, and the gate electrode of the selection transistor in the second memory cell is connected to a second gate line.例文帳に追加

第一のメモリセルにおける選択トランジスタのゲート電極は、第一のゲート線に接続され、第二のメモリセルにおける選択トランジスタのゲート電極は、第二のゲート線に接続される。 - 特許庁

To provide particular performance data that are not generally obtained by a large-scale integrated testing method by evaluating the performance characteristic of each memory cell in particular about a random access memory cell.例文帳に追加

ランダム・アクセス・メモリ・セルに関し、特に、個々のメモリ・セルの性能特性を評価し、それによって、一般に大規模統合テスト方法では得られない特定の性能データを与える。 - 特許庁

The source/drain route of the 1st transistor of the 1st memory cell is connected to 1st wiring and the source/drain route of the 4th transistor of the 2nd memory cell is connected to 2nd wiring.例文帳に追加

前記第１メモリセルの第１トランジスタのソース・ドレイン経路は第１配線に接続され、前記第２メモリセルの第４トランジスタのソース・ドレイン経路は第２配線に接続される。 - 特許庁

When erasing the memory cell, 1st voltage is applied to a well-area to which the memory cell to be erased belongs, and 2nd voltage is applied to the gate electrode of the selection transistor.例文帳に追加

メモリセルの消去に際して、消去するメモリセルが属するウエル領域に対して第１の電圧が印加され、選択トランジスタのゲート電極に対して第２の電圧が印加される。 - 特許庁

In a multi-bank constituted DRAM, allotment for plural unit memory cell arrays constituting each bank is performed, by dividing the arrays into unit memory cell arrays 2 arranged at both sides of an interface circuit 1 sandwiching it between them.例文帳に追加

多バンク構成ＤＲＡＭにおいて、各バンクを構成する複数の単位メモリセルアレイの割付けを、インタフェース回路を挟んでその両側に配置される単位メモリセルアレイに分割して行う。 - 特許庁

An electrostatic screening line SL is made on the sub bit line SB of the redundant memory cell array, and the data line DL to be connected to the ordinary memory cell array is made on the electrostatic screening line SL.例文帳に追加

冗長メモリセルアレイのサブビット線ＳＢ上に静電遮蔽線ＳＬを形成し、通常メモリセルアレイに接続されるデータ線ＤＬを静電遮蔽線ＳＬ上に形成する。 - 特許庁

To provide a self-alignment method for forming a floating gate memory cell array with high programming and erasure efficiency in which the size of memory cell can be reduced, and an array formed by that method.例文帳に追加

メモリセルの小型化可能でプログラミング及び消去効率の高い浮遊ゲート・メモリセル配列を形成するセルフアライメント方法及びその方法により製造される配列が提供される。 - 特許庁

Data transfer lines extending in a column direction of the matrix of the two memory cell arrays of different types are shared by the two memory cell arrays.例文帳に追加

また、互いに異なる種類の２つのメモリセルアレイにおける上記マトリックスの列方向に延設されたデータ転送線は、互いに異なる種類の２つのメモリセルアレイにおいて共用されている。 - 特許庁

To give negative and positive high voltage to a flash memory cell erased from the outside of a chip comprising a flash memory cell using or without using a negative and a positive high voltage pump circuits.例文帳に追加

負及び正の高電圧ポンプ回路を用いて、又は用いずに、フラッシュ・メモリ・セルを含むチップの外部から、消去されるフラッシュ・メモリ・セルに負及び正の高電圧を与えること。 - 特許庁

When the memory cell is being written, read, or refreshed, the memory cell can be switched more quickly by reducing the voltage applied to the Nwells comprising the PFETs.例文帳に追加

メモリセルが書き込み状態、読み出し状態またはリフレッシュ動作中であるときは、ＰＦＥＴを含むＮウェルの電圧を下げることによって、メモリセルがより高速にスイッチングできるようにする。 - 特許庁

The width of the element separation area on the end of the memory cell array is larger than the inside (T1>T2), and an interval between the floating gate electrodes on the end of the memory cell array is larger than the inside (S1>S2).例文帳に追加

メモリセルアレイの端部での素子分離領域幅が内部よりも大きく（Ｔ_１＞Ｔ_２）、かつ、メモリセルアレイの端部での浮遊ゲート電極間隔が内部より大きくなっている（Ｓ_１＞Ｓ_２）。 - 特許庁

The second driver 40 selects a memory cell from the redundancy area 61 when the memory cell designated by the address signal ADD is included in the saving target sector of the normal area 62.例文帳に追加

第２ドライバ４０は、アドレス信号ＡＤＤで指定されるメモリセルが通常領域６２中の救済対象セクタに含まれる場合、リダンダンシー領域６１中のメモリセルを選択する。 - 特許庁

To enable confirming easily a normal/defective condition of cut off of a fuse for replacing a defective memory cell by a redundant memory cell when a function test of each pellet on a semiconductor wafer is performed.例文帳に追加

不良のメモリセルを冗長メモリセルに置換するためのヒューズの切断の良否を、半導体ウェハ上の各ペレットについて機能テストを実施する際に容易に確認できるようにする。 - 特許庁