「Memory cell」に関連した英語例文の一覧と使い方(63ページ目) - Weblio英語例文検索

To provide a semiconductor memory device using a TMR element as a memory cell in which a write-in current at the time of write-in for a memory cell can be outputted accurately and temperature dependencies of write-in margin and read-out margin are eliminated.例文帳に追加

メモリセルの書込時の書込電流を正確に出力できるように、そして書込マージン及び読出マージンの温度依存性を排除するようにした、メモリセルとしてＴＭＲ素子を使用した半導体記憶装置を提供する。 - 特許庁

The memory device 100 also includes a plurality of array lines having a plurality of row lines BL each one for selecting the memory cell P of a corresponding row and a plurality of column lines WL each one for selecting the memory cell P of a corresponding column.例文帳に追加

メモリ装置１００は、対応する行のメモリセルＰをそれぞれ選択する複数の行ラインＢＬと、対応する列のメモリセルＰをそれぞれ選択する複数の列ラインＷＬとを有する複数のアレイラインを有する。 - 特許庁

To provide a non-volatile semiconductor memory in which stress applied to a memory cell can be reduced, when an erasure range to be erased simultaneously is small or when voltage drop between a boosting circuit and the memory cell is small.例文帳に追加

一度に消去する消去範囲が小さい場合や、昇圧回路とメモリセルとの間の電圧降下が小さい場合において、メモリセルにかかるストレスを低減し得る不揮発性半導体記憶装置を提供することにある。 - 特許庁

Consequently, overcurrent is inhibited from flowing into the memory cells, and a multivalued memory cell is achieved which can store ternary or more information in one memory cell by making the different current values correspond to three types of different thresholds.例文帳に追加

これにより、メモリセルに過電流が流れることを抑止するとともに、これらの異なる電流値を異なる３種類のしきい値に対応させて、１つのメモリセルに３値以上の情報を記憶可能な多値型のメモリセルを実現する。 - 特許庁

To provide a nonvolatile semiconductor memory apparatus in which a region requiring high speed reading and a region requiring large capacity can be achieved with one memory cell array without reducing use efficiency of the memory cell array.例文帳に追加

高速読み出しが要求される領域と大容量が要求される領域をメモリセルアレイの使用効率を低下させることなく１つのメモリセルアレイで実現することが可能な不揮発性半導体記憶装置を提供する。 - 特許庁

The ferroelectric memory 1000 of this invention is provided with a sheet-like device 100 having a memory cell array 102 including a ferroelectric capacitor 20 and a circuit part 104 including a thin film transistor formed above the memory cell array 102.例文帳に追加

本発明の強誘電体メモリ１０００は、強誘電体キャパシタ２０を含むメモリセルアレイ１０２と、前記メモリセルアレイ１０２の上方に形成された薄膜トランジスタを含む回路部１０４と、を有するシート状デバイス１００を含む。 - 特許庁

This memory is provided with: a nonvolatile memory cell 11 for storing complementary data; a complementary bit line including first and second bit lines BLT and BLB connected to the nonvolatile memory cell 11; and a sense amplifier circuit connected to the complementary bit line.例文帳に追加

相補データを記憶する不揮発性メモリセル１１と、不揮発性メモリセル１１に接続された第１ビット線ＢＬＴと第２ビット線ＢＬＢからなる相補ビット線と、相補ビット線に接続されたセンスアンプ回路と、を備える。 - 特許庁

Since the rewriting of the data into the memory cell is unnecessary even though the threshold voltage of the memory cell is fluctuated, a data transfer rate in the read-out operation of a system whereon the nonvolatile semiconductor memory is mounted does not decrease by the correction of the data.例文帳に追加

メモリセルの閾値電圧が変動しても、メモリセルにデータを再書き込みする必要はないため、不揮発性半導体メモリを搭載するシステムの読み出し動作におけるデータ転送レートが、データの補正により低下することはない。 - 特許庁

A non-volatile semiconductor memory is constituted of a plurality of memory cell strings connected to a plurality of bit lines and comprising a plurality of memory cell transistors of which gates are connected to a plurality of word lines, and a plurality of registers corresponding to bit lines.例文帳に追加

不揮発性半導体メモリ装置は、複数のビットラインに連結され、ゲートが複数のワードラインに連結された複数のメモリセルトランジスタを含む複数のメモリセルストリングと、ビットラインに対応する複数のレジスタとで構成される。 - 特許庁

In the ferroelectic memory, the variations of an electric charges loaded on a selected memory cell and a non-selected memory cell at the time of reading operation is specified by an equation ΔQs-(n-1)×ΔQus≥ΔQbl to determine an integration degree.例文帳に追加

本発明における強誘電体メモリでは、読み出し動作時に選択メモリセル及び非選択メモリセルにかかる電荷量変化分をΔＱｓ−（ｎ−１）×ΔＱｕｓ≧ΔＱｂｌで規定して、集積度を決定する。 - 特許庁

Additionally, the NAND flash memory device includes a memory cell for storing multi-level data, a program voltage generating circuit for generating a program voltage to be supplied to the memory cell, and a program voltage controller for controlling a start level of the program voltage.例文帳に追加

ＮＡＮＤフラッシュメモリ装置はマルチビットデータを保持するメモリセル、前記メモリセルに提供するプログラム電圧を発生するプログラム電圧発生回路、及び、前記プログラム電圧の開始レベルを制御するプログラム電圧コントローラを含む。 - 特許庁

An element active area 1 is formed, a pair of memory cells are formed, word lines 2, 2a, 2b... of the memory cell are arranged, and capacitor contact holes 3, 3a are formed in the capacitor part of the memory cell respectively to fill them with contact plugs.例文帳に追加

素子活性領域１が形成され一対のメモリセルが形成され、メモリセルのワード線２，２ａ，２ｂ…が配設され、メモリセルのキャパシタ部に容量用コンタクト孔３，３ａがそれぞれ形成されコンタクトプラグが充填されている。 - 特許庁

In layout structure of the semiconductor memory apparatus 100, a memory cell array 1 is held between the input buffer circuit 5 and the output buffer circuit 6 and the bypass line passes through the memory cell array 1, in a flat view.例文帳に追加

半導体記憶装置１００のレイアウト構造では、平面視上、メモリセルアレイ１は入力バッファ回路５と出力バッファ回路６とに挟まれて配置されており、バイパス線はメモリセルアレイ１間を通って配置されている。 - 特許庁

To automatically select only one memory cell and switch to a normal operation even if a vertical line or a horizontal line of an analog memory is not selected at power up time or other unexpected occurrences, and no memory cell to be selected remains.例文帳に追加

電源投入時やそれ以外の不測の場合に、アナログメモリの縦の並び又は横の並びが選択されず、選択されるメモリセルが１個も存在しなくなっても、自動的に１個のみのメモリセルを選択して、正常動作へ移行させる。 - 特許庁

When write-in is performed for a flash memory divided into plural memory cell array block, occurrence of drain-disturb is suppressed by equalizing the gate voltage and the source voltage of a memory cell array block, to which write-in is not performed, to the drain voltage.例文帳に追加

複数メモリセルアレイブロックに分割されたフラッシュメモリに書き込みを行う場合、書き込みを行わないメモリセルアレイブロックのゲート電圧、ソース電圧の条件をドレイン電圧と同電位にすることで、ドレインディスターブの発生を抑制する。 - 特許庁

The high level voltage VINT of the word line is made higher voltage than memory main power source voltage VDD being high level voltage of the bit line by approximately 0.5V so that an off-leak current of a memory cell having a PMOS memory cell transistor is minimized.例文帳に追加

ワード線のハイレベル電圧ＶＩＮＴは、ＰＭＯＳメモリセルトランジスタを有するメモリセルのオフリーク電流を最小化するように、ビット線のハイレベル電圧であるメモリ主電源電圧ＶＤＤよりも０．５Ｖ程度高い電圧とする。 - 特許庁

The SRAM is provided with memory cells 10, and a control circuit 30 in which a signal level of a signal to be used for accessing the memory cell 10 is changed and disturbance is applied to the memory cell 10 during a test mode and a normal mode.例文帳に追加

本発明によるＳＲＡＭは、メモリセル１０と、テストモード時、通常モード時においてメモリセル１０へのアクセスに利用される信号の信号レベルを変更し、メモリセル１０に対してディスターブをかける制御回路３０とを具備する。 - 特許庁

When repair is performed by a spare cell of an adjacent memory block for a defective cell of a self-block as this invention, a memory test time can be shortened by matching the cell data topology, and the complexity of a test program can be reduced.例文帳に追加

本発明のように自己ブロックの不良セルを隣接したメモリブロックのスペアセルでリペアーした場合セルデータトポロジーを合わせることでメモリテスト時間を短縮させることができテストプログラムの複雑度を減少させることができる。 - 特許庁

As a result, the normalized reading signal of a specified memory cell is compared with the normalized reference signal of a reference cell described by '0' or '1', and the contents of the memory cell as '1' or '0' can be detected.例文帳に追加

その結果、特定のメモリーセルの正規化された読出信号を、「０」または「１」で記述される基準セルの正規化された基準信号と比較し、そして、それにより、「１」または「０」としてのメモリーセル内容を検知することも可能である。 - 特許庁

Since the memory cell is connected to every two bit lines, in correspondence to a selected read word line RWL, a memory cell arrangement can be executed which is suitable for data reading based on the folding bit line configuration with no increase in cell size.例文帳に追加

選択されたリードワード線ＲＷＬに対応して、１本おきのビット線にメモリセルが接続されるので、セルサイズを増加させることなく折返し型ビット線構成に基づくデータ読出に適したメモリセル配置を実行できる。 - 特許庁

To provide a semiconductor memory device and a method of manufacturing the same, wherein while interconnect resistance of each of a cell source line, a cell well line, and a power supply line is held low, hydrogen in a forming gas-annealing process can be supplied to a memory cell.例文帳に追加

セルソース線、セルウェル線および電源線の各配線抵抗を低く維持しつつ、フォーミングガス・アニール工程における水素をメモリセルに供給することができる半導体記憶装置およびその製造方法を提供する。 - 特許庁

A memory cell array 1 has a memory cell MC, having a ferroelectric capacitor CM storing binary data in a non-volatile state according to positive or negative residual polarization, and a dummy cell DC having a capacitor CD for reference generating reference voltage.例文帳に追加

メモリセルアレイ１は、残留分極の正負に応じて二値データを不揮発に記憶する強誘電体キャパシタＣＭを持つメモリセルＭＣと、参照電圧を発生する参照用キャパシタＣＤを持つダミーセルＤＣとを有する。 - 特許庁

This memory has first cell areas 31a, where a tunnel oxide film 31-5a of cells is set at 80 Å thick and second cell areas 31b where a tunnel oxide film 31-5b of cells is set at 120 Å thick, thus constituting a memory cell array 31.例文帳に追加

たとえば、セルのトンネル酸化膜３１-5a の膜厚が８０オングストロームとされた第１セルエリア３１ａと、トンネル酸化膜３１-5b の膜厚が１２０オングストロームとされた第２セルエリア３１ｂとを有して、メモリセル・アレイ３１を構成する。 - 特許庁

If the memory cell transistor is a conducting cell, after electric charges of corresponding bit lines BL0 to BLm are discharged, immediately, read operation and verify operation of a memory cell transistor selected by the word line WLr_i are started.例文帳に追加

もし、そのメモリセルトランジスタがコンダクティングセルの場合には、対応するビット線ＢＬ０〜ＢＬｍの電荷をディスチャージさせた後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。 - 特許庁

To provide a ferroelectric storage device in which a cell plate line of an adjacent ferroelectric memory cell can be made common without destructing data held in a ferroelectric capacitor in an adjacent non-selection ferroelectric memory cell.例文帳に追加

隣接非選択強誘電体メモリセル内の強誘電体キャパシタに保持されているデータを破壊することなく、隣接する強誘電体メモリセルのセルプレート線を共通にすることができる強誘電体記憶装置を提供する。 - 特許庁

An insulation trench 15 is disposed so as to enclose a memory cell 1 and an adjacent memory cell 16, doped active region 17 between the memory cell 1 and the adjacent memory cell 16 is formed, and a second dielectric layer 12 having an inside opening 13 is disposed above an epitaxial grown layer 11 in the upper region 6 of a trench 3.例文帳に追加

絶縁トレンチ１５が、メモリセル１と、隣接する別のメモリセル１６とを取り囲むように配置されており、該メモリセル１と、隣接する別のメモリセル１６との間にドーピングされたアクティブ領域１７が形成されており、トレンチ３の上方領域６において、エピタキシャル成長層１１の上方に、内側開口１３を有する第２の誘電層１２が配置されている。 - 特許庁

The semiconductor memory device comprises: a memory cell array; a writing data buffer to which writing data is input by a prescribed unit; a program cell counter which counts the number of pieces of data to be programmed to the memory cell array among the writing data; and a program voltage generation circuit which differentiates the program voltage to be applied to the memory cell array depending on the number of pieces of data to be programmed.例文帳に追加

本発明に係る半導体メモリ装置は、メモリセルアレイと、書き込みデータが所定単位で入力される書き込みデータバッファと、前記書き込みデータのうちの前記メモリセルアレイにプログラムされるデータの数を数えるプログラムセルカウンタと、前記プログラムされるデータの数によって、前記メモリセルアレイに印加するプログラム電圧を異にするプログラム電圧発生回路とを含む。 - 特許庁

In the allocation circuit 1c, a write circuit part 10 is formed for each bit line to output parity bits D9-D12 in write data WD to a bit line in which a defective memory cell is not formed but a normal memory cell is formed, based on bit line selection information SL which shows whether it is a bit line in which the defective memory cell is formed in the memory cell on the bit line.例文帳に追加

割付回路１ｃには、各ビット線について、ビット線上のメモリセルに不良メモリセルが形成されたビット線か否かを示すビット線選択情報ＳＬに基づいて、ライトデータＷＤ中のパリティビットＤ９〜Ｄ１２を、不良メモリセルが形成されていない正常なメモリセルが形成されているビット線に出力する書込回路部１０を設けた。 - 特許庁

When driving one of two memory cell blocks 34, the memory cell block 34 of a driving object is made a conducting state by an SG high withstand pressure level shifter 44 and an SG transfer gate 46, and even if a wordline 36 of two memory cell blocks which adjoin mutually is activated by a pair of wordline transfer gates 42, only the memory cell block 34 of the drive object is driven.例文帳に追加

２個のメモリセルブロック３４のうち一方を駆動する場合、駆動対象のメモリセルブロック３４がＳＧ高耐圧レベルシフタ４４及びＳＧトランスファーゲート４６により導通状態とされ、互いに隣り合う２個のメモリセルブロックのワード線３６が一対のワード線トランスファーゲート４２によって活性化されても、駆動対象のメモリセルブロック３４のみが駆動される。 - 特許庁

To properly read and write a data signal from/in remaining memory cells when a defective memory cell causing a short circuit exists across a row line and a column line, in an integrated memory provided with memory cells having a magnetic resistance memory effect.例文帳に追加

磁気抵抗メモリ効果をもつメモリセルを備えた集積メモリにおいて、行ラインと列ラインとの間で短絡を引き起こす欠陥メモリセルが存在するときに、残りのメモリセルにおけるデータ信号の適正な読み書きを十分可能にする。 - 特許庁

A non-volatile semiconductor memory has memory cells 100 having first and second MONOS memory cells controlled by a word gate and a control gate, and a memory cell array region in which a plurality of memory cells are arranged in the direction of A and B.例文帳に追加

不揮発性半導体記憶装置は、ワードゲートと、コントロールゲートにより制御される第１，第２のＭＯＮＯＳメモリセルとを有するメモリセルを１００、第１及び第２の方向Ａ，Ｂにそれぞれ複数配列してなるメモリセルアレイ領域を有する。 - 特許庁

The cell transistor evaluation section 51 has a cell transistor resistance determination circuit 51A to measure the resistances of the cell transistors Tr constituting the memory cells MC, and a cell transistor resistance determination control circuit 51B to control the cell transistor resistance determination circuit 51A.例文帳に追加

セルトランジスタ評価部５１は、メモリセルＭＣを構成するセルトランジスタＴｒの抵抗値を測定するセルトランジスタ抵抗判定回路５１Ａと、セルトランジスタ抵抗判定回路５１Ａを制御するセルトランジスタ抵抗判定制御回路５１Ｂとを備えている。 - 特許庁

A reference cell is programmed by prescribed quantity, its programming state is detected relating to the prescribed cell (e.g. memory cell or gold bit cell) on the same die, programming process us continued until the reference cell fails in read operation being previously selected.例文帳に追加

基準セルは、所定量プログラムされ、そのプログラム状態は、同じダイ上の所定のセル（例えば、メモリセルまたは黄金ビットセル）に関して検出され、基準セルが予め選択された読出し動作に失敗するまでプログラミングプロセスが継続する。 - 特許庁

As for NAND memory cells, program disturb phenomena can be reduced in the adjacent memory cells of a source select transistor SST and/or drain select transitor by increasing an interval between the source select transistor SST and its adjacent memory cell MC0, the drain select transistor and its adjacent memory cell, the source select transistor SST and its adjacent memory cell or the drain select transistor and its adjacent memory cell.例文帳に追加

ナンドフラッシュメモリ素子に関し、ソースセレクトトランジスタＳＳＴとこれに隣接したメモリセルＭＣ０との間の間隔を増加させたり、ドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させたり、ソースセレクトトランジスタＳＳＴとこれに隣接したメモリセルとの間の間隔及びドレインセレクトトランジスタとこれに隣接したメモリセルとの間の間隔を増加させるため、ソースセレクトトランジスタＳＳＴ及び/又はドレインセレクトトランジスタに隣接したメモリセルのプログラムディスターブ(disturb)現象を減らすことができる。 - 特許庁

The semiconductor storage device includes a memory cell array MA having memory cells MC arranged therein at respective intersections between bit lines BL and word lines WL, a plurality of memory blocks 1 in which the memory cell arrays MA are laminated, and a control circuit configured to apply a voltage to a selected memory cell MC positioned at an intersection between the selected bit line BL and the selected word line WL so that a certain potential difference is applied thereto.例文帳に追加

半導体記憶装置は、メモリセルＭＣがビット線ＢＬ及びワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、メモリセルアレイＭＡが積層された複数のメモリブロック１と、選択ビット線ＢＬ及び選択ワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差がかかるよう電圧を印加する制御回路とを備える。 - 特許庁

After writing data in the memory cells according to a test pattern in which logical values are set so that the memory cells surrounding a target cell have a polarity (logic) repelling that of the target memory cell, all the memory cells are repetitively read to determine that the logical values are equal to those in writing, thereby identifying a defective memory cell.例文帳に追加

本発明は、ターゲットのメモリセルの極性（論理）に対して、周囲のメモリセルの極性が反発になるように論理値が設定されたテストパターンにしたがって、メモリセルにデータを書き込んだ後、全てのメモリセルについて、繰り返し読み出し動作を行い、書き込みのときと同じ論理値であることを判定することによって、不良メモリセルを特定することを特徴とする。 - 特許庁

To provide a mapping information management apparatus and method for a nonvolatile memory supporting different cell types capable of effectively managing mapping information by determining a memory area for storing mapping information about a logical address and a physical address while taking into account the physical properties of each memory area included in the memory area of each cell type in the nonvolatile memory supporting different cell types.例文帳に追加

異種セルタイプを支援する不揮発性メモリにおいて各セルタイプのメモリ領域に含まれる各メモリ領域の物理的な特性を考慮して、論理アドレスと物理アドレスとのマッピング情報を格納するメモリ領域を決定し、効果的にマッピング情報を管理できる異種セルタイプを支援する不揮発性メモリのためのマッピング情報管理装置および方法を提供する。 - 特許庁

A differential amplifier 60 supplies a through current of the memory cell MC and the comparison cell MC# to data buses DB and/DB, while amplifies through current difference between the data buses DB and/DB generated corresponding to the memory cell MC and the comparison cell MC#, and causes voltage difference ΔV of a polarity in accordance with a level of stored data of a selection memory cell between nodes No and/No.例文帳に追加

差動増幅器６０は、データバスＤＢおよび／ＤＢに対して、メモリセルＭＣおよび比較セルＭＣ＃の通過電流を供給するとともに、メモリセルＭＣおよび比較セルＭＣ＃の電気抵抗差に対応して生じるデータバスＤＢおよび／ＤＢの通過電流差を増幅して、ノードＮｏおよび／Ｎｏ間に選択メモリセルの記憶データのレベルに応じた極性の電圧差ΔＶを生じさせる。 - 特許庁

To provide a method of controlling mode switching between normal mode (one bit is composed of one memory cell) and highly reliable mode (one bit is composed of two memory cells) in a cache memory; and a method of arranging highly reliable data to the cache memory.例文帳に追加

キャッシュメモリにおいて通常モード（１ビットを１メモリセルで構成）と高信頼性モード（１ビットを２メモリセルで構成）のモード切替を行う制御方法、キャッシュメモリへの高信頼性データの配置方法を提供する。 - 特許庁

To reduce power consumption by such a way that stored data of a memory cell is not transferred to the other memory, as to a semiconductor memory such as a cache memory incorporated in a microprocessor.例文帳に追加

マイクロプロセッサに搭載されるキャッシュメモリなどに適用して好適な半導体メモリに関し、メモリセルの記憶データの他のメモリへの転送という処理を要せず、低消費電力化を図ることができるようにする。 - 特許庁

The nonvolatile memory comprises a memory cell array constituted of complete depletion type memory TFTs(thin film transistors), drive circuits of memory cells and another peripheral circuit, which are integrally formed on the same substrate.例文帳に追加

不揮発性メモリを完全空乏型のメモリＴＦＴ（薄膜トランジスタ）によって構成されるメモリセルアレイ、メモリセルの駆動回路および他の周辺回路によって構成し、これらを同一基板上に一体形成する。 - 特許庁

The process is made so that the information of a defective memory cell under previous testing condition is transcribed or transferred to the buffer memory from the fail memory while being in parallel with a write-in to a memory to be tested of a back pattern under the next test condition.例文帳に追加

先の試験条件における不良メモリセル情報を次の試験条件における背面パターンの被試験メモリへの書き込みと並行してフェイルメモリからバッファメモリに転写あるいは転送する。 - 特許庁

At applying of first signals (Pr) for reading out data stored in any one memory to any one of the memory cells, second signals (Ps) for transmitting the data are applied to the memory cells except the any one memory cell.例文帳に追加

いずれかのメモリセルに記憶されたデータを読み出す第１信号（Ｐｒ）が前記いずれかのメモリセルに印加されるときに、前記いずれかのメモリセルを除くメモリセルに前記データを伝送する第２信号（Ｐｓ）が印加される。 - 特許庁

The semiconductor memory device includes a memory mat including memory cells for storing data, a sense amplifier 203 for detecting data stored in a memory cell 212, and a potential generation part 25 connected to the sense amplifier 203 by a bit line pair.例文帳に追加

半導体記憶装置は、データを記憶するメモリセルからなるメモリマットと、メモリセル２１２が記憶するデータを検出するセンスアンプ２０３と、センスアンプ２０３とビット線対で接続された電位生成部２５を備える。 - 特許庁

A stabilizing switch is formed between either a voltage supply end or a grounding end and the memory cell.例文帳に追加

電圧供給端および接地端の一方と、メモリセルと、の間に安定スイッチが設けられる。 - 特許庁