「Memory cell」に関連した英語例文の一覧と使い方(62ページ目) - Weblio英語例文検索

Also, a short circuit MOSFET is provided between a drain and a source of the two layer gate structure memory cell, while applying write-in control voltage for a source of a memory cell being not the object of write-in is performed through a memory cell itself after the applying is performed through short circuit MOSFET.例文帳に追加

また、２層ゲート構造型メモリセルのドレイン及びソース間に、短絡ＭＯＳＦＥＴを設けるとともに、書き込み対象とされないメモリセルのソースに対する書き込み制御電圧の印加を、まず短絡ＭＯＳＦＥＴを介して行った後、メモリセル自身を介して行う。 - 特許庁

The source and drain regions of a memory cell transistor are formed on a semiconductor substrate, and after the gate electrode structure of the memory cell transistor and a selection transistor are formed on the semiconductor substrate, the source region of the selection transistor is formed to partially overlap the drain region of the memory cell transistor.例文帳に追加

半導体基板にメモリセルトランジスタのソース及びドレイン領域を形成し、半導体基板上にメモリセルトランジスタ及び選択トランジスタのゲート電極構造を形成した後に、メモリセルトランジスタのドレイン領域と部分的に重ねて選択トランジスタのソース領域を形成する。 - 特許庁

Polarization quantity of three level or more is accumulated in one memory cell by making a maximum 2×n pieces of information correspond to memory cell potentials of (n) kinds and varying voltage between a plate electrode of a memory cell capacitor and a storage node when data is written by a hysteresis curve being peculiar to anti-ferroelectric substance.例文帳に追加

反強誘電体特有のヒステリシス曲線により、ｎ通りのメモリセル電位に対し、最大で２×ｎ個の情報を対応させ、データの書き込みの際に、メモリセルキャパシタのプレート電極とストレージノードの間の電圧を変えることにより、１メモリセルに３値以上の分極量を蓄積させる。 - 特許庁

This device is provided with plural bit lines performing delivery and receipt of information with a memory cell, plural word lines WL selecting the memory cell taking out the information to the bit line, and spare word lines SWL relieving the word line connected to the memory cell which cannot take out the information normally.例文帳に追加

メモリセルと情報のやりとりを行う複数のビット線と、このビット線に情報を取り出すメモリセルを選択する複数のワード線ＷＬと、正常に情報を取り出すことができないメモリセルに接続されているワード線を救済するためのスペアワード線ＳＷＬとを具備する。 - 特許庁

To provide a semiconductor storage device with which information of a memory cell can be discriminated accurately, even if the distribution gap of cell current values of data 0 and data 1 of a plurality of memory cells in the memory cell array is very narrow, or if overlapped state of the distribution takes place.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供すること。 - 特許庁

While a first magnetic field Hy2 is added to a memory cell, a second magnetic field Hy1 through a word line 14 and a third magnetic field Hx through a bit line 16 are added to a selected memory cell 12, and when the second and third magnetic fields are synthesized, the information of the selected memory cell is switched.例文帳に追加

第１の磁界Ｈｙ２をメモリ・セルに加えている間に、選択されたメモリ・セル１２に、ワード線１４による第２の磁界Ｈｙ１と、ビット線１６による第３の磁界Ｈｘを加え、第２と第３の磁界が合成されたときに前記選択されたメモリ・セルの情報が切り換えられる。 - 特許庁

To solve such a problem that read and write cycles of a memory cell takes double time when a memory cell in which two bits/cell is stored is used and to provide a peripheral control circuit having memory array constitution in which area can be reduced.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

A first N-well that includes a PMOS of the first memory cell, is provided between a first P-well that includes one of NMOSs of the first memory cell and a transfer MOS and a second P-well that includes one of NMOSs of the second memory cell and a transfer MOS.例文帳に追加

第１メモリセルのＰＭＯＳが形成された第１Ｎ型ウェルは、第１メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第１Ｐ型ウェル及び第２メモリセルの一方のＮＭＯＳ及び転送ＭＯＳが形成された第２Ｐ型ウェルの間に設けられる。 - 特許庁

In the group of the memory cell 11 that is connected to the same word line WL, the current drive capability of the memory cell 11B on the far-end-side that is far from the selection circuit 12 is set higher than the current drive capability of the near-end-side memory cell 11A that is near the selection circuit 12.例文帳に追加

同じワード線ＷＬに接続されるメモリセル１１のグループ内では、選択回路１２から遠い遠端側のメモリセル１１Ｂの電流駆動能力が、選択回路１２に近い近端側のメモリセル１１Ａの電流駆動能力よりも高く設定されている。 - 特許庁

The semiconductor device has a memory cell MC that stores data as a result of a state of a variable resistance included in the memory cell becoming either a first high resistance state or a first low resistance state, and has two storage modes of a first mode and a second mode depending on a level of a resistance value of the memory cell.例文帳に追加

メモリセルに含まれる可変抵抗の状態が第１の高抵抗状態及び第１の低抵抗状態のいずれかになることによりデータを記憶するメモリセルＭＣを含み、メモリセルの抵抗値の大きさにより第１モードと第２モードとの２つの記憶モードをもつ半導体装置。 - 特許庁

To provide a semiconductor device for satisfying various kinds of requests to an SRAM memory cell, especially a request of down-scaling, and to realize improvement in the suitable soft error resistivity of SRAM memory cell easily and surely, even though high resistance property of wiring may be adjusted suitably in accordance with the SRAM memory cell.例文帳に追加

ＳＲＡＭメモリセルへの諸々の要請、特に微細化の要請を十分に満たし、しかも当該ＳＲＡＭメモリセルに応じて配線の高抵抗化を適宜調節するも、ＳＲＡＭメモリセルの適切なソフトエラー耐性の向上を、容易且つ確実に実現する。 - 特許庁

An asthmatic model animal developing Th1 asthma by the stimulation of memory type Th1 cell becomes an asthmatic model animal developing Th2 asthma by the stimulation of memory type Th2 cell by using an animal having a memory type Th cell which induces asthma by stimulation.例文帳に追加

刺激によって喘息を誘導するメモリー型Ｔｈ細胞を有することによって、メモリー型Ｔｈ１細胞を刺激すればＴｈ１型喘息を発症した喘息モデル動物が、メモリー型Ｔｈ２細胞を刺激すればＴｈ２型喘息を発症した喘息モデル動物となる。 - 特許庁

A threshold detection method for detecting threshold values of a nonvolatile semiconductor memory cell comprises performing bit line sensing at two different timings during discharge of a memory cell bit line BL or a SEN node corresponding to the bit line BL while the potential of a memory cell word line WL is kept constant.例文帳に追加

不揮発性半導体メモリセルの閾値を検出するためのメモリセルの閾値検出方法であって、メモリセルのワード線ＷＬの電位を一定に保持している間に、メモリセルのビット線ＢＬ又は該ビット線ＢＬに対応するＳＥＮノードの放電中に異なる２つのタイミングでビット線センスを行う。 - 特許庁

The semiconductor device has a memory cell array, an output buffer that receives data from the memory cell array and outputs the data received from the memory cell array in response to a latency signal, and a latency circuit that generates the latency signal in response to CAS latency and a read-out signal.例文帳に追加

メモリセルアレイ、メモリセルアレイからデータを受信し、レイテンシ信号に応答してメモリセルアレイから受信されたデータを出力する出力バッファ及びＣＡＳレイテンシと読出し信号に応答してレイテンシ信号を発生させるレイテンシ回路を備える半導体メモリ装置である。 - 特許庁

To provide a semiconductor element capable of improving the data holding characteristics of a memory cell and improving reliability in the memory cell entirely by improving the characteristics of a tunnel oxide film and minimizing variations in the threshold voltage of the memory cell by cycling, and to provide an element separation film formation method of the semiconductor element.例文帳に追加

トンネル酸化膜の特性を改善させてサイクリングによるメモリセルのしきい電圧の変動を最小化させることにより、メモリセルのデータ保持特性を向上させて全体的にメモリセルの信頼性を向上させることができる半導体素子およびその素子分離膜形成方法の提供。 - 特許庁

To provide a semiconductor storage device which can discriminate information on a memory cell with high accuracy, even if distribution gap between cell electric current values of data 0 and data 1 among a plurality of memory cells in a memory cell array is extremely narrow, or those distributions may overlap.例文帳に追加

メモリセルアレイ中の複数のメモリセルのデータ０とデータ１のセル電流値の分布の隙間が極端に狭かったり、あるいは、それらの分布が重なってしまうようなことがあっても、メモリセルの情報を高精度に判別することができる半導体記憶装置を提供する。 - 特許庁

Voltage on a memory cell is pumped (up or down), thereby, voltage stored in a memory cell is increased (upper than a voltage value of logic 1) or decreased (lower than a voltage value of logic 0), also, voltage difference increased on a bit line is given during a read-out operation period after that of the memory cell.例文帳に追加

本発明は、メモリセル上の電圧をポンピング (アップ又はダウン)し、それによりメモリセル内に格納されている電圧を増加 (論理１電圧値より上)又は減少 (論理０電圧値より下)させ、且つメモリセルのその後の読取動作期間中にビット線上に増加された電圧差を与える。 - 特許庁

A data line voltage in accordance with stored data of the selection memory cell is transmitted to the node N1 by the switch circuit 110, a data line voltage when the selection memory cell stores '1' data is transmitted to the node N2, and a data line voltage when the selection memory cell stores '0' data is transmitted to the node N3.例文帳に追加

スイッチ回路１１０によって、ノードＮ１へは、選択メモリセルの記憶データに応じたデータ線電圧が伝達され、ノードＮ２へは、選択メモリセルが“１”データを記憶したときのデータ線電圧が伝達され、ノードＮ３へは、選択メモリセルが“０”データを記憶したときのデータ線電圧が伝達される。 - 特許庁

When forming a memory cell array region having a high density convex part and a periphery circuit region having a low density convex part on the semiconductor substrate, after forming a two-dimensional arrangement of capacitor 216 as a memory cell in the memory cell array region, the insulating film 217 is formed all over the surface of the semiconductor substrate.例文帳に追加

半導体基板上に凸部の密度の高いメモリセルアレイ領域と、凸部の密度の低い周辺回路領域を形成する際、メモリセルアレイ領域にメモリセルであるキャパシタ216を2次元状に配置形成した後、半導体基板上全面に絶縁膜217を形成する。 - 特許庁

When storing a plurality of data to the storage area L2 of a nonvolatile memory cell MC1 and the storage area L1 of a nonvolatile memory cell MC2 in a memory cell array 12, a first control circuit 200 closes a switch circuit SW52 to output a prescribed write level VCCW to a bit line BL2.例文帳に追加

メモリセルアレイ１２内の不揮発性メモリセルＭＣ１の記憶領域Ｌ２と不揮発性メモリセルＭＣ２の記憶領域Ｌ１とに複数のデータを記憶するとき、第１制御回路２００はスイッチ回路ＳＷ５２をオンさせ、所定の書込電位ＶＣＣＷをビット線ＢＬ２に出力する。 - 特許庁

To provide a DRAM which is reduced in malfunction caused by noise by reducing the parasitic capacitance between groove-type stack cell capacitors in a memory cell area.例文帳に追加

メモリセル領域における溝型スタックセルキャパシタ間の寄生容量を低減し、ノイズによる誤動作を抑制したＤＲＡＭを提供する。 - 特許庁

The data read circuit 160 reads the data by detecting and amplifying a difference between a current passing through a selective memory cell and a dummy cell.例文帳に追加

データ読出回路１６０は、選択メモリセルおよびダミーセルの通過電流差を検知・増幅して選択メモリセルからのデータ読出を実行する。 - 特許庁

A first voltage is applied to the drain of the selected cell and the drains of the memory cells that share at least a drain line with the selected cell.例文帳に追加

前記選択セルのドレイン及び少なくとも前記選択セルとドレインラインを共有するメモリセルのドレインに第１電圧を印加する。 - 特許庁

By this circuit constitution, a cell current of a memory cell can be measured by using a write-in driver without using another pass gate.例文帳に追加

このような回路構成によると、別途のパスゲートを使用しないで、書き込みドライバを利用してメモりセルのセル電流を測定できる。 - 特許庁

To provide a semiconductor memory device which is excellent in soft error resistance by adding a charge capacity to a cell node without increasing a cell area.例文帳に追加

セル面積の増大を伴わずに、セルノードに電荷容量を付加して、ソフトエラー耐性に優れた半導体記憶装置を提供する。 - 特許庁

To provide a cell power switching circuit in a nonvolatile memory device like an SRAM and a method for applying a cell power voltage thereby.例文帳に追加

ＳＲＡＭのような揮発性メモリ装置でのセルパワースイッチング回路とそれによるセルパワー電圧印加方法を提供することにある。 - 特許庁

To provide a suitable photoelectric conversion device configured such that a plurality of memory cell portions are provided for one sensor cell portion.例文帳に追加

１つのセンサセル部に対して複数のメモリセル部を設けた構成における好適な光電変換装置を提供することを目的とする。 - 特許庁

The work line RWL1 for reference cell is a word line activated when a memory cell array redundant word line ReWL is selected.例文帳に追加

一方、リファレンスセル用ＲＷＬ１はメモリアレイ冗長ワード線ＲｅＷＬが選択された場合に活性化するワード線とする。 - 特許庁

A cell counter 14 counts the ATM cells at every PHY layer function part 2 stored in the cell buffer memory 12 as the number of stand-by cells.例文帳に追加

セルカウンタ１４は、セルバッファメモリ１２に格納された各ＰＨＹレイヤ機能部２毎のＡＴＭセルを待機セル数としてカウントする。 - 特許庁

To boost a replica word line for selecting a replica cell and a word line for selecting a memory cell by using voltage having a certain difference.例文帳に追加

レプリカセルを選択するレプリカワード線とメモリセルを選択するワード線とに一定の差分を有した電圧を用いて昇圧させる。 - 特許庁

To electrically isolate a virtual ground type memory cell array region and a virtual ground type dummy cell array region by suppressing increase in the chip size.例文帳に追加

チップサイズの増加を抑えて、仮想接地型メモリセルアレイ領域と仮想接地型ダミーセルアレイ領域とを電気的に分離すること。 - 特許庁

A secondary battery unit 1 is composed of a chargeable battery cell 11 and a memory element 12 electrically separated from that battery cell.例文帳に追加

２次電池ユニット（１）は、充電可能な電池セル（１１）と当該電池セルと電気的に分離されたメモリ素子（１２）から構成される。 - 特許庁

Thereby, a non-selection bit line (e.g. BL2) can be fixed to a ground potential while separating it from a non-selection cell (cell 2) in a memory block.例文帳に追加

これにより、非選択ビット線（たとえば、ＢＬ２）を、メモリブロック内の非選択セル（セル２）と切り離しながら接地電位で固定できる。 - 特許庁

In a mode of reading the tune information, selection of memory cell and data read are performed in a double twin cell mode, and storage information of the two twin cells is read.例文帳に追加

チューン情報読出モード時、ダブルツインセルモードでメモリセルの選択およびデータ読出を行い、２つのツインセルの記憶情報を読出す。 - 特許庁

FLASH MEMORY DEVICE HAVING UNIFORM THRESHOLD VALUE VOLTAGE DISTRIBUTION WITHOUT HAVING NON-PROGRAMMED CELL AND OVER-PROGRAMMED CELL AND ITS PROGRAM VERIFICATION METHOD例文帳に追加

未プログラムのセル及び過プログラムのセルなしに、均一のしきい値電圧分布を有するフラッシュメモリ装置及びそのプログラム検証方法 - 特許庁

To provide a semiconductor storage device permitting high-speed readout, which includes a memory cell of one transistor/one cell structure formed on an SOI substrate.例文帳に追加

ＳＯＩ基板に形成された１トランジスタ／１セル構造のメモリセルを持つ、高速読み出しが可能な半導体記憶装置を提供する。 - 特許庁

To provide a refresh-mode driving method for a semiconductor memory and a cell data protecting circuit which can protect safely cell data at the time of refresh-operation.例文帳に追加

リフレッシュ動作時、セルデータを安全に保護できる、半導体メモリ装置のリフレッシュモード駆動方法及びセルデータ保護回路を提供する。 - 特許庁

When the memory cell M01 is selected by a power source switching address AY0 for drain cell, a transistor 42 is turned on by the same signal AY0.例文帳に追加

ドレインセル用電源切替アドレスＡＹ０でメモリセルＭ０１が選択されたときは、同じ信号ＡＹ０でトランジスタ４２をオンにする。 - 特許庁

When the memory cell M00 is selected by a power source switching address/AY0 for drain cell, a transistor 41 is turned on by the same signal/AY0.例文帳に追加

ドレインセル用電源切替アドレス／ＡＹ０でメモリセルＭ００が選択されたとき、同じ信号／ＡＹ０でトランジスタ４１をオンにする。 - 特許庁

For example, a memory cell MC0 of a 2T1C type cell structure is constituted of NMOS transistors Ma0, Mb0 and a ferroelectric capacitor C0.例文帳に追加

たとえば、ＮＭＯＳトランジスタＭａ０，Ｍｂ０と強誘電体キャパシタＣ０とで、２Ｔ１Ｃ型セル構造のメモリセルＭＣ０を構成する。 - 特許庁

This system comprises a source side detecting circuit used in a memory device for discriminating core cell data from a core cell current.例文帳に追加

本発明のシステムは、コアセル電流からコアセルデータを判定するため記憶装置において使用されるソース側検出回路を含む。 - 特許庁

To form a capacitor cell having a surface area expanded with high precision in the step for forming the capacitor cell constituting a semiconductor memory.例文帳に追加

半導体メモリを構成するキャパシタセルの形成工程において、高精度に拡大された表面積を有するキャパシタセルを形成する。 - 特許庁

The floating gate of a memory cell of a nonvolatile memory and a gate electrode of a high voltage transistor regarding the nonvolatile memory are formed of a first polysilicon layer, and the control gate of a memory cell of the nonvolatile memory and the gate electrode of a low voltage transistor regarding a high performance logic circuit network are formed of a second polysilicon layer.例文帳に追加

不揮発性メモリのメモリセルのフローティングゲートと、前記不揮発性メモリに関する高電圧トランジスタのゲート電極とを第１ポリシリコン層によって形成し、前記不揮発性メモリのメモリセルの制御ゲートと、高性能論理回路網に関する低電圧トランジスタのゲート電極とを第２ポリシリコン層によって形成する。 - 特許庁

In the semiconductor memory device composed of a memory cell array including a plurality of regular memory cells and a plurality of sense amplifier circuits, the memory cell array has regular memory cells MC to be used for write and read operation of desired data and a smoothing capacitor (specifically, dummy cells DMC to be used for smoothing capacitor) for reducing power source noise.例文帳に追加

複数の正規メモリセルを含むメモリセルアレイと複数のセンスアンプ回路からなる半導体記憶装置において、メモリセルアレイには、所望のデータの書込み及び読出し動作に利用する正規メモリセルＭＣと、電源ノイズを低減するための平滑容量（具体的には平滑容量に利用するダミーセルＤＭＣ）を有する。 - 特許庁

A current flowing between a (i+1)th bit line connected to the second nonvolatile memory element of the (i+1)th twin memory cell and the (i)th bit line connected to the first nonvolatile memory element is detected by sensing the (i+1)th bit line by the first nonvolatile memory element of the (i+1)th twin memory cell.例文帳に追加

（ｉ＋１）番目のツインメモリセルの第１の不揮発性メモリ素子を介して、（ｉ＋１）番目のツインメモリセルの第２の不揮発性メモリ素子に接続された（ｉ＋１）番目のビット線と第１の不揮発性メモリ素子に接続された（ｉ）番目のビット線との間に流れる電流を、（ｉ＋１）番目のビット線をセンスする。 - 特許庁