「Memory cell」に関連した英語例文の一覧と使い方(58ページ目) - Weblio英語例文検索

The redundant memory cell array selection circuit 140 selects, during erasure operation, a redundant memory cell array according to a priority of a block unit obtained by dividing an erasure unit among a plurality of redundant memory cell arrays determined in the erasure unit on the basis of input address information and defective memory information.例文帳に追加

冗長メモリーセルアレイ選択回路１４０は、消去動作時において、入力アドレス情報と不良メモリー情報とに基づいて消去単位で決定される複数の冗長メモリーセルアレイの中から、消去単位を分割したブロック単位の優先順位に従って冗長メモリーセルアレイを選択する。 - 特許庁

To resolve the problem of memory cell region size increase and large increase of memory cell array region, in the case that the size of the memory cell region increases in the row direction, caused by the influence of the connection hole for connecting a first layer bit line and a second layer bit line in a semiconductor memory device constituted by the bit lines of two layers.例文帳に追加

２層のビット線で構成される半導体記憶装置において、第１層のビット線と第２層のビット線を接続する接続孔の影響により、メモリセル領域の行方向のサイズ大きくなる場合に、メモリセル領域のサイズが拡大し、さらにはメモリセルアレイ面積が大幅に拡大する。 - 特許庁

A memory cell area MCA in the nonvolatile memory 10 is divided into two areas of 1st and 2nd memory cell areas MCA1 and MCA2 to provide a separately controllable mode and a simultaneously controllable mode so that contents of two blocks equal or different in the block number of a memory cell can be simultaneously updated.例文帳に追加

不揮発性メモリ１０内のメモリセル領域ＭＣＡを、第１及び第２のメモリセル領域ＭＣＡ１とＭＣＡ２の２つの領域に分割し、２つのメモリセルのブロック番号が同じ又は異なるブロックの内容を同時に更新できるように、別々に制御可能なモードと同時に制御するモードを設ける。 - 特許庁

The amplifying circuit 1301 for reading data has a clamp part 1212 for reading data stored in a data memory cell, a clamp part 1211 for detecting defect of data cell short circuit of the data memory cell, and a clamp part 1213 for detecting defect of open of the data memory cell.例文帳に追加

データ読出し用増幅回路１３０１は、データメモリセルに記憶されたデータの読出し用のデータ読出し用クランプ部１２１２と、データメモリセルのショート不良の検出用のデータセルショート不良検出用クランプ部１２１１と、データメモリセルのオープン不良検出用のデータセルオープン不良検出用クランプ部１２１３とを有している。 - 特許庁

The memory cell array is provided with an element separation insulation film 7 inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in a row direction, and a columnar direction cell separation insulation film inserted between the floating gate electrodes (3 and 8) of the memory cell transistors adjacent in the columnar direction and having a specific inductive capacity smaller than 3.9.例文帳に追加

メモリセルアレイは、行方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入された素子分離絶縁膜７と、列方向に隣接したメモリセルトランジスタの浮遊ゲート電極（３，８）の間に挿入され、３．９より小さい比誘電率を有する列方向セル分離絶縁膜とを備える。 - 特許庁

A memory chip 10 has a memory cell array 11 including a plurality of cell array areas 11a-11d for storing data, and a data register 13 including a plurality of data register areas 13a-13d corresponding respectively to the cell array areas 11a-11b for temporarily storing data of the memory cell array 11.例文帳に追加

メモリチップ１０は、複数のセルアレイエリア１１ａ乃至セルアレイエリア１１ｄを有してデータを記憶するメモリセルアレイ１１と、セルアレイエリア１１ａ乃至セルアレイエリア１１ｄと１対１で対応する複数のデータレジスタエリア１３ａ乃至データレジスタエリア１３ｄを有してメモリセルアレイ１１のデータを一時記憶するデータレジスタ１３とを備える。 - 特許庁

During memory cell data read operation, the selected memory cell and the current reference circuit including the ReRAM reference cell are activated simultaneously, and the current reference circuit is configured to provide a current from the selected memory cell and the reference current from the current reference circuit to a sense amplifying circuit of ReRAM.例文帳に追加

メモリセルデータ判読動作時に、選択されたメモリセルと前記ＲｅＲＡＭ基準セルを含む前記電流基準回路が同時に活性化され、ＲｅＲＡＭのセンス増幅器回路は、選択されたメモリセルからの電流と前記電流基準回路からの基準電流が提供されるように構成される。 - 特許庁

The method includes applying a constant current through the memory cell string, measuring a first voltage across the memory cell string, applying a sense current across the MRAM cell, measuring a second voltage across the memory cell string, and determining whether the first voltage differs from the second voltage.例文帳に追加

この方法は、メモリセルストリングに定電流を加えるステップと、メモリセルストリング両端の第１の電圧を測定するステップと、ＭＲＡＭセルを通る線にセンス電流を加えるステップと、メモリセルストリング両端の第２の電圧を測定するステップと、第１の電圧が第２の電圧と異なるか否かを判定するステップとを含む。 - 特許庁

To provide the method of manufacturing a semiconductor memory device in which there are less deterioration and variation in the property of a Vpp transistor, and which provides the stable memory cell property of a flash memory.例文帳に追加

Ｖｐｐトランジスタの特性の劣化やばらつきが少なく、安定したフラッシュメモリのメモリセル特性を得ることができる半導体記憶装置の製造方法を得ること。 - 特許庁

To provide a memory, and its manufacturing method, in which stability and reliability of the memory are enhanced by shielding plasma charges and preventing them from being trapped by a memory cell.例文帳に追加

プラズマ電荷を遮蔽することによりメモリセルにトラップされるのを避け、メモリ装置の安定性や信頼性を向上するメモリ装置及びその製造方法を提供する。 - 特許庁

A memory cell group which has a plurality of memory cells MC including a floating gate and a control gate and in which current paths of a plurality of memory cells MC are connected in series is formed.例文帳に追加

浮遊ゲートと制御ゲートとを含むメモリセルＭＣを複数有し、複数のメモリセルＭＣの電流通路が直列に接続されたメモリセル群が形成されている。 - 特許庁

To suppress deterioration in characteristics due to a load on a nonvolatile memory and increase the access frequency to a memory cell as the result of suppression, in a nonvolatile memory using a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタを用いた不揮発性メモリの、該メモリへの負荷による特性劣化を抑え、結果的にメモリセルへのアクセス回数を増大することを可能とする。 - 特許庁

To provide a multi-level anti-ferroelectric memory in which an anti- ferroelectric memory is adopted and polarization quantity of ternary value or more can be stored in one memory cell capacitor.例文帳に追加

反強誘電体メモリを適用した、１メモリセルキャパシタに３値以上の分極量を記憶させることのできる、多値反強誘電体メモリを提供すること。 - 特許庁

To provide a ferroelectric memory in which a test of a rewriting characteristic of a ferroelectric memory can be efficiently performed without remarkably shortening a lifetime of a main body memory cell array.例文帳に追加

強誘電体メモリの書換え特性の検査を、本体メモリセルアレイの寿命を著しく縮めること無く効率的に行える強誘電体メモリ装置を提供する。 - 特許庁

The memory device includes a plurality of word lines, a memory cell array including a plurality of column lines and a plurality of memory cells, a row decoding section, a K bit prefetch section, and an output buffer section.例文帳に追加

メモリ装置は、複数のワードライン、複数のカラムライン、及び複数のメモリセルを含むメモリセルアレイ、ローデコーディング部、Ｋビットプリフェッチ部、及び出力バッファ部を含む。 - 特許庁

To improve the reliability of a memory card by significantly reducing the stress of a memory cell of a nonvolatile semiconductor memory by updating of a deletion table which occurs in data writing.例文帳に追加

データ書き込みの際に発生する消去テーブルの更新による不揮発性半導体メモリのメモリセルへのストレスを大幅に低減し、メモリカードの信頼性を向上させる。 - 特許庁

A program pulse is applied to the memory mat 5A (step S2), and data readout is executed to a memory cell that is a data writing target bit of the memory mat 5A (step S3).例文帳に追加

そして、メモリマット５Ａに対してプログラムパルスを印加（ステップＳ２）し、メモリマット５Ａのデータ書込対象ビットであるメモリセルに対してデータ読出を実行する（ステップＳ３）。 - 特許庁

To provide a semiconductor memory device which performs normal read-out even if an excess-written memory cell exists in a NAND type MONOS memory, and also to provide its manufacturing method.例文帳に追加

ＮＡＮＤ型ＭＮＯＳメモリにおいて、過書き込みされたメモリセルがあっても、正常な読み出しを可能とする半導体記憶装置及びその製造方法を提供する。 - 特許庁

To attain the increase of access speed at a read access in a semiconductor memory device provided with memory cell arrays wherein dynamic type memory cells are arrayed in a matrix state.例文帳に追加

ダイナミック型のメモリセルがマトリクス状に配列されたメモリセルアレイを有する半導体メモリ装置において、リードアクセスにおけるアクセス速度の高速化を可能とする。 - 特許庁

FLOATING GATE HAVING BURIED BIT LINE AND RAISED SOURCE LINE, SELF-ALIGNMENT METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF MEMORY CELL, AND MEMORY ARRAY FORMED BY THAT METHOD例文帳に追加

埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 - 特許庁

Most of a large number of memory cells provided in a memory cell array 11 form an ordinary data storage area 12 and a part of these memory cells forms a lock bit 13, on the other hand.例文帳に追加

メモリセルアレイ１１に含まれる多数のメモリセルの内の大部分が通常データ記憶領域１２を形成する一方、一部がロックビット１３を形成する。 - 特許庁

Each of memory cell groups comprises: a plurality of word lines connected to respective rows of memory cells; and a plurality of pairs of bit lines connected to respective columns of memory cells.例文帳に追加

メモリセル群は、対応の行のメモリセルに接続された複数のワード線と、対応の列のメモリセルに接続された複数の一対のビット線とをそれぞれが有する。 - 特許庁

To realize improving reliability of write-in of a non-volatile semiconductor memory such as especially a single gate type flash memory or the like without changing basic constitution of a memory cell array.例文帳に追加

特に単ゲート型のフラッシュメモリ等、不揮発性半導体メモリの書き込み信頼性向上を、メモリセルアレイの基本構成を代えずに実現することを課題とし、 - 特許庁

To provide a method for accessing memory which does not need memory cell separately to record a use state of a memory block, in order to solve various problems caused by prior art.例文帳に追加

従来の技術による諸問題を解決するため、メモリーブロックの使用状態を記録するために別途にメモリーセルを必要としないメモリーのアクセス方法を提供する。 - 特許庁

To provide a resistance memory element having a multiple-resistive state, a resistance memory cell and method of operating thereof, and a data processing system which applies the resistance memory element.例文帳に追加

多数抵抗状態を有する抵抗メモリ要素、抵抗メモリセル及びその動作方法、そして前記抵抗メモリ要素を適用したデータ処理システムを提供する。 - 特許庁

To provide a suitable architecture for reliable write, read and erase of magnetoresistive memory cells in a memory cell structure (namely, magnetoresistive memory).例文帳に追加

メモリセルの構造物（すなわち、磁気抵抗メモリ）内の磁気抵抗メモリセルの信頼できる書込み、読み出し、および消去のための適切なアーキテクチャを提供することである。 - 特許庁

To provide a ferroelectric memory that can reduce the area of a memory cell as compared with the structure of the conventional one-transistor one-capacitor type ferroelectric memory.例文帳に追加

従来の１トランジスタ１キャパシタ型の強誘電体メモリの構造に比べて、メモリセルの面積を小さくすることが可能な強誘電体メモリを提供する。 - 特許庁

To verify the desired writing state of a nonvolatile memory cell in which the memory function of a memory function main body is separated from the transistor operation function of a gate insulating film.例文帳に追加

メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離した不揮発性メモリセルが所望の状態に書き込まれたことを検証する。 - 特許庁

To provide an integrated circuit memory array in which an operation mode of a single memory cell for each one bit or an operation mode of memory cells of two pieces or more for each one bit is easily switched.例文帳に追加

１ビットごとにシングルメモリセルの動作モードと１ビットごとに２個以上のメモリセルの動作モードとの切替えを容易に行う集積回路メモリアレイを提供する。 - 特許庁

A memory cell MC in the non-volatile memory has a memory gate electrode MG formed on the main surface of a semiconductor substrate 1S via an insulating film 2 for accumulating charge.例文帳に追加

不揮発性メモリのメモリセルＭＣは、半導体基板１Ｓの主面上に電荷蓄積用の絶縁膜２を介して形成されたメモリゲート電極ＭＧを有している。 - 特許庁

To provide a semiconductor memory device capable of relieving the defective memory cell to be deteriorated due to rewriting stress or the like, with respect to the semiconductor memory device with a redundancy circuit.例文帳に追加

リダンダンシ回路付き半導体記憶装置において、書換えストレスなどにより劣化してきた不良メモリセルを救済することが可能な半導体記憶装置を提供する。 - 特許庁

The error detection code is written with the data in the memory cell of the same memory address Addr01, and both errors in the data and the memory address, can be detected.例文帳に追加

この誤り検出符号はデータと共に同じメモリアドレスAddr01のメモリセルに書き込まれ、データだけでなくメモリアドレスに誤りが発生した場合も誤りを検出可能とする。 - 特許庁

To a nonvolatile semiconductor memory device which reduces the gate length of a memory cell employing a channel hot electron write system, and also a method of controlling the semiconductor memory device.例文帳に追加

チャネルホットエレクトロン書き込み方式が適用されるメモリセルのゲート長を縮小することが可能な不揮発性半導体記憶装置およびその制御方法を提供する。 - 特許庁

This device comprises: a semiconductor memory circuit including a memory cell array wherein normal cells are integrated; and the fuse circuit wherein fuse cells 1 storing the operating information of the semiconductor memory circuit are integrated.例文帳に追加

ノーマルセルが集積されるメモリセルアレイを含む半導体メモリ回路と、半導体メモリ回路の動作情報を記憶するフューズセル１が集積されるフューズ回路とを有する。 - 特許庁

SELF-ALIGNING METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL HAVING VERTICAL CONTROL GATE SIDEWALL AND INSULATION SPACER, AND MEMORY ARRAY FORMED BY THE METHOD例文帳に追加

垂直制御ゲート側壁及び絶縁スペーサを有する浮動ゲートメモリセルの半導体メモリ配列を形成する自己整合方法とこれにより製造されたメモリ配列 - 特許庁

To provide a memory system for reducing the write-in frequency of a NAND type flash memory using a multi-level memory cell, and for preventing its lifetime from being shortened.例文帳に追加

多値のメモリセルを使用したＮＡＮＤ型フラッシュメモリの書き込み回数を低減して、その寿命が短くなることを抑制することができるメモリシステムを提供すること。 - 特許庁

The existence of each defect of selected memory cell is outputted by detecting a current flowing in each of many memory blocks 110-114 by a memory address.例文帳に追加

メモリアドレスにより多数個のメモリブロック１１０〜１１４の各々で流れる電流を検出することにより、選択されたメモリセルの各々の欠陥の有無が出力される。 - 特許庁

This device has many memory cells (Z0, Z1, etc.), and these memory cells are provided respectively in a memory cell field between a word line(WL) and bit lines (BL, BL0, BL1, etc.).例文帳に追加

多数のメモリセル（Ｚ０，Ｚ１，・・・）を有し、これらのメモリセルが、それぞれワードライン（ＷＬ）とビットライン（ＢＬ；ＢＬ０，ＢＬ１，・・・）との間のメモリセルフィールドに設けられている。 - 特許庁

To provide a semiconductor memory capable of storing multi-valued information in one memory cell of a nonvolatile semiconductor memory, and to provide the driving method and manufacturing method.例文帳に追加

不揮発性半導体記憶装置の一つの記憶素子に多値情報が記憶可能な半導体記憶装置、その駆動方法および製造方法を提供する。 - 特許庁

To prevent using a cell which has high possibility of becoming defective in the future by judging the normal/defective state of a cell on the basis of the absolute value of a resistance value of each memory cell.例文帳に追加

各メモリセルの抵抗値の絶対値に基づいて、セルの良否の判定を行うようにして、将来的に不良となる可能性の高いセルを使用しないようにする。 - 特許庁

To provide the code storage cell of a flash memory element required for operating a CAM cell stably even at a low voltage by increasing the coupling ratio of the CAM cell.例文帳に追加

ＣＡＭセルのカップリング比を増加させて低電圧においてもＣＡＭセルが安定的に動作できるようにするフラッシュメモリ素子のコード貯蔵セルを提供する。 - 特許庁

In a main arithmetic circuit 20 for executing a parallel arithmetic operation in a parallel arithmetic processing device, a DRAM cell array 30 having a dynamic memory cell, DRAM cell is arranged for storing data.例文帳に追加

並列演算を実行する主演算回路（２０）において、データを記憶するために、ダイナミック型メモリセル（ＤＲＡＭセル）を有するＤＲＡＭセルアレイ（３０）を配置する。 - 特許庁

To provide a nonvolatile semiconductor memory apparatus in which a defective cell can be replaced automatically by a redundant cell in the apparatus itself even if a defective cell is generated in a market.例文帳に追加

市場において不良セルが発生しても、装置自身がその不良を冗長セルに自動的に置き換えることができる不揮発性半導体記憶装置を提供する。 - 特許庁

The deterioration deciding device 1 is equipped with a data memory part 12 for storing a reference output power of a cell stack as a reference to the output current of the cell stack of a fuel cell.例文帳に追加

劣化判定装置１は、燃料電池のセルスタックの出力電流に対する基準とするセルスタックの基準出力電力を記憶するデータ記憶部１２を備える。 - 特許庁

A memory cell is constituted of cells D0, D1, and an ECC cell P1, and the cell data of the intersections of a selected single word line 6 and a plurality of digit lines.例文帳に追加

メモリセルは本セルＤ０、Ｄ１とＥＣＣセルＰ１で構成され、選択された１本のワード線６と複数のディジット線の交点のセルデータが出力される。 - 特許庁