「Memory cell」に関連した英語例文の一覧と使い方(55ページ目) - Weblio英語例文検索

On either side of the memory cell gate 2, a source region 3 and a drain region 4 are formed.例文帳に追加

メモリセルゲート２の両側に、ソース領域３およびドレイン領域４を形成する。 - 特許庁

REDUNDANCY CIRCUITS OF MEMORY DEVICES HAVING TWIST BITLINE SCHEME AND METHOD OF REPAIRING DEFECTIVE CELL例文帳に追加

ツイストビットライン構造を有するメモリ装置の冗長回路及び不良セルの救済方法 - 特許庁

To provide a stable low voltage operation in a full CMOS SRAM memory cell provided with a shared contact.例文帳に追加

シェアードコンタクトを備えるフルCMOS型のSRAMメモリセルにおいて、安定した低電圧動作を得る。 - 特許庁

To provide a semiconductor device capable of reducing sizes of a memory cell and a sense amplifier.例文帳に追加

メモリセル及びセンスアンプのサイズを小さくすることができる半導体装置を提供する。 - 特許庁

A bit line BL and a current feedback wiring RL are arranged for each memory cell column.例文帳に追加

各メモリセル列ごとに、ビット線ＢＬおよび電流帰還配線ＲＬが配置される。 - 特許庁

Picture data of two pixels of the hierarchy 1 is stored in the second memory cell 161b of 16 pieces.例文帳に追加

１６個のメモリセル１６１ｂには、階層１の２画素分の画像データを記憶する。 - 特許庁

The current detector circuit compares a data readout current flowing through each bit line corresponding to each memory cell in the memory cell line where the accumulated information is stored with a data readout current flowing through each bit line corresponding to each retrieval memory cell where the retrieval information is stored.例文帳に追加

当該電流検出回路は、蓄積情報が格納されたメモリセル行の各メモリセルに対応する各ビット線に流れるデータ読出電流と検索情報が格納された各検索メモリセルに対応する各ビット線に流れるデータ読出電流とを比較する。 - 特許庁

A semiconductor device comprises a SRAM memory cell and has a p-type well region W20.例文帳に追加

半導体装置は、ＳＲＡＭメモリセルを備え、ｐ型ウエル領域Ｗ２０を有する。 - 特許庁

In addition, a plate line PL0 is provided on the other side of the memory block cell MCB.例文帳に追加

また、メモリセルブロックＭＣＢのもう一方の片側には、プレート線ＰＬ０が設けられている。 - 特許庁

To provide a semiconductor memory cell which does not require a refreshing operation for holding information.例文帳に追加

情報保持に対してリフレッシュ動作を必要としない半導体メモリセルを提供する。 - 特許庁

The memory cell portion (a) and control gate portion (b) are insulated and separated by an element separation layer 30.例文帳に追加

メモリセル部ａとコントロールゲート部ｂは、素子分離層３０によって絶縁分離される。 - 特許庁

A semiconductor memory device 50 includes a PMOS sense circuit 1, an NMOS sense circuit 2, a precharge circuit 3, a dummy cell circuit 4, a column selection circuit 5, a separation circuit 6, a memory cell array MCA 1, a memory cell array MCA 2, and Nch MOS transistors NT 1 to 6.例文帳に追加

半導体記憶装置５０には、ＰＭＯＳセンス回路１、ＮＭＯＳセンス回路２、プリチャージ回路３、ダミーセル回路４、カラム選択回路５、切り離し回路６、メモリセルアレイＭＣＡ１、メモリセルアレイＭＣＡ２、及びＮｃｈ ＭＯＳトランジスタＮＴ１乃至６が設けられる。 - 特許庁

To provide an integrated circuit with a memory cell array and a method for forming the same.例文帳に追加

メモリセルアレイを備えた集積回路、および集積回路の形成方法を提供する。 - 特許庁

The resistance value of the first resistive interconnection (21) depends on data stored onto the first memory cell (MC2).例文帳に追加

第１抵抗配線（２１）の抵抗値は、第１メモリセル（ＭＣ２）のデータに依存する。 - 特許庁

This allows the gate 2a to be shifted toward the center of the memory cell region C.例文帳に追加

これにより、ゲート２ａをメモリセル領域Ｃの中心方向にシフトさせることができる。 - 特許庁

Furthermore, the area of the memory cell can be reduced without reducing the coupling ratio.例文帳に追加

また、カップリング比を低下することなく、メモリセルの面積を縮小することが可能になる。 - 特許庁

Consequently, it is possible to reduce the size of the memory cell region C in a long side direction.例文帳に追加

従って、メモリセル領域Ｃの長辺方向の寸法を縮小させることができる。 - 特許庁

To obtain a multi-dimension access memory cell having plural write-in and read-out access ports.例文帳に追加

複数の書き込みおよび読み取りアクセスポートを有する多元アクセスメモリーセルを提供する。 - 特許庁

The channel in the bypass is a current supply path when reading the cells in the memory cell part.例文帳に追加

バイパス部のチャネルは、メモリセル部のセルを読み出すときの電流供給経路となる。 - 特許庁

To enable a specified memory cell region to be cleared by one cycle of a write-in operation access cycle.例文帳に追加

指定されたメモリセル領域を書き込み動作アクセスサイクルの１サイクルでクリアする。 - 特許庁

Therefore, it is possible to reduce the size of a memory cell region C in a short side direction.例文帳に追加

従って、メモリセル領域Ｃの短辺方向の寸法を縮小させることができる。 - 特許庁

Thereby, stress applied to the flash memory cell is relaxed and rewrite tolerance is improved.例文帳に追加

それにより、フラッシュメモリセルに印加されるストレスは緩和され、書き換え耐性は向上する。 - 特許庁

To provide a memory cell etc., capable of preventing data from being lost during power on.例文帳に追加

パワーオン時にデータが失われることを防止することができるメモリセル等を提供する。 - 特許庁

To enable the microfabrication of a semiconductor device, and to achieve stable memory cell characteristics.例文帳に追加

半導体装置の微細化を実現すると同時に、安定したメモリセル特性を実現する。 - 特許庁

The plurality of repeating units have at least one memory cell which is not adjacent to the connection section.例文帳に追加

複数の繰返単位は、つなぎ部に隣接しないメモリセルを少なくとも１つ有する。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁

The data storage device (10) comprising a new resistive cross point memory cell array (12) and a manufacturing method therefor are provided.例文帳に追加

新規な抵抗性交点メモリセルアレイ(12)を含むデータ記憶デバイス(10)とその製造方法。 - 特許庁

To monitor the evaluation information of FeRAM and error information to be stored in a memory cell.例文帳に追加

ＦｅＲＡＭの評価情報、エラー情報をモニターし、この情報をメモリセルに記憶する。 - 特許庁

The first memory cell 2 has a first control gate 21 extending in a second direction.例文帳に追加

ここで、その第１メモリセル２は、第２方向に延伸する第１コントロールゲート２１を備える。 - 特許庁

In a memory cell area where multiple magnetoresistive elements TMR are arranged, a first high permeability film CLAD2 arranged above the magnetoresistive elements TMR is extended from the memory cell area up to a peripheral area that is an area other than the memory cell area.例文帳に追加

磁気抵抗素子ＴＭＲが複数並んだメモリセル領域において、磁気抵抗素子ＴＭＲの上部に配置された第１の高透磁率膜ＣＬＡＤ２が、上記メモリセル領域から、メモリセル領域以外の領域である周辺領域にまで延在している。 - 特許庁

To provide a semiconductor device in which breakdown of data held in a memory cell is avoided in masking the data.例文帳に追加

データマスク時に、記憶セルの保持データの破壊を回避する半導体装置を提供する。 - 特許庁

To arrange upper/lower wiring and a memory cell in a self-aligned manner while reducing an aspect ratio.例文帳に追加

アスペクト比を低減しつつ、上下の配線とメモリセルとを自己整合的に配置する。 - 特許庁

To provide a semiconductor storage where data can be read accurately from a memory cell.例文帳に追加

メモリセルから正確にデータを読み出すことができる半導体記憶装置を提供する。 - 特許庁

The memory cell array 21 of each bank 15a to 15d is provided with a storing part 21a.例文帳に追加

各バンク１５ａ〜１５ｄのメモリセルアレイ２１には、記憶部２１ａが設けられている。 - 特許庁

To provide a magnetic random access memory (RAM) with a reference cell more stably magnetized.例文帳に追加

磁化状態がより安定している参照セルを有する磁気ランダムアクセスメモリを提供する。 - 特許庁

SEMICONDUCTOR DEVICE, DATA RETRIEVAL CIRCUIT, METHOD OF READING MEMORY CELL ARRAY, AND METHOD OF RETRIEVING DATA例文帳に追加

半導体装置、データ検索回路、メモリセルアレイ判読方法、およびデータ検索方法 - 特許庁

BIDIRECTIONAL READING/PROGRAMMING NONVOLATILE FLOATING GATE MEMORY CELL, ITS ARRAY AND FABRICATING METHOD例文帳に追加

双方向性読出し／プログラム不揮発性浮遊ゲート・メモリセル及びその配列及び製造方法 - 特許庁

Access can be performed for the first and the second memory cell arrays with an address non-multiplex system.例文帳に追加

第１および第２のメモリアレイに対しアドレスノンマルチプレクス方式でアクセスすることが出来る。 - 特許庁

A memory cell MC stores a plurality of bits data by threshold levels 1, 2... n (n is a natural number).例文帳に追加

メモリセルＭＣは、閾値レベル１、２…ｎ（ｎは自然数）により、複数ビットのデータを記憶する。 - 特許庁

PROGRAMMABLE RESISTANCE MEMORY CELL HAVING PROGRAMMABLE RESISTANCE LAYER, AND METHOD OF MANUFACTURING THE SAME例文帳に追加

プログラマブル抵抗層を備えたプログラマブル抵抗メモリセル、および抵抗メモリセルの製造方法 - 特許庁

The memory cell 100 is provided with any one among a plurality of threshold voltage states.例文帳に追加

メモリセル１００は、多数のスレッショルド電圧状態の中でいずれか一つを有する。 - 特許庁

The column control circuit 2 and the raw control circuit 3 execute data write-in operation for applying voltage required for writing data in the memory cell of the memory cell array 1 and data erasing operation for applying data required for erasing of data to the other memory cell simultaneously.例文帳に追加

カラム制御回路２及びロウ制御回路３は、メモリセルアレイ１の一のメモリセルにデータの書き込みに必要な電圧を印加するデータ書き込み動作と、他のメモリセルにデータの消去に必要な電圧を印加するデータ消去動作とを同時に実行する。 - 特許庁

MEMORY CELL UNIT, AND NONVOLATILE SEMICONDUCTOR DEVICE, AND LIQUID CRYSTAL DISPLAY DEVICE EQUIPPED WITH IT例文帳に追加

メモリセルユニット、不揮発性半導体装置およびそれを備えてなる液晶表示装置 - 特許庁

A P-well 5 common to a peripheral NMOS Tr 52 region is formed in the memory cell Tr 50 region.例文帳に追加

メモリセルTr50領域には、周辺NMOSTr52領域と共通のPウェル5が形成されている。 - 特許庁

The corrected data retained in the page register 22 is written to the memory cell array 21.例文帳に追加

ページレジスタ２２に保持されている訂正済みのデータは、メモリセルアレイ２１に書き込まれる。 - 特許庁