「Memory cell」に関連した英語例文の一覧と使い方(84ページ目) - Weblio英語例文検索

To provide a nonvolatile semiconductor storage device whose write/erase characteristics of each memory cell can be made as uniform as possible.例文帳に追加

各メモリセルの書込消去特性を極力一定にできる不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a semiconductor memory device capable of suppressing write disturbance without increasing area of a cell array.例文帳に追加

セルアレイ面積を増大させることなく、書き込みディスターブを抑制可能な半導体記憶装置を提供する。 - 特許庁

A test circuit 10 including a fuse for cut off test (parity fuse) 11 is provided in a redundant memory cell selection decoder 20.例文帳に追加

冗長メモリセル選択デコーダ２０に、切断試験用ヒューズ（パリティ・ヒューズ）１１を含むテスト回路１０を設ける。 - 特許庁

Individual internal data lines 45 amounting to k+m+n lines (n is a natural number) are arranged for every memory cell array block 31.例文帳に追加

メモリセルアレイブロック３１毎にｋ＋ｍ＋ｎ本（ｎは自然数）の個別内部データ線４５が配設される。 - 特許庁

Obtained non-volatile data is stored in a memory cell and a sense amplifier 7 connected to a correspondent column address.例文帳に追加

得られた揮発性データをそのメモリセル内と該当する列アドレスに接続されるセンスアンプ７内に記憶させる。 - 特許庁

The ground wiring layer 16 is formed over the substantially entire region in the memory cell region 100.例文帳に追加

このグラウンド配線層１６は、メモリセル領域１００内のほぼ全ての領域にわたって形成されている。 - 特許庁

A single zero-dimensional surface element is stored in a memory about each cell 200 oriented on the surface of the object.例文帳に追加

単一ゼロ次元面エレメントはオブジェクトの面上に定位された各セル２００についてメモリに記憶される。 - 特許庁

A semiconductor storage device 1 is provided with a nonvolatile memory cell in which data writing is restricted to a prescribed logical value.例文帳に追加

半導体記憶装置１はデータ書き込みが所定論理値に制限される不揮発性メモリセルを備える。 - 特許庁

In this case, bit lines BL form a line twist in a bit line twist region 8 in a memory cell field 1.例文帳に追加

この場合、メモリセルフィールド１において、ビットラインＢＬがビットラインツイスト領域８内でツイストを形成している。 - 特許庁

The correlation value operating device is composed of a DRAM memory cell array 10, a word line driver 12 and a sense amplifier 14.例文帳に追加

相関値演算装置は、ＤＲＡＭメモリセルアレイ１０と、ワード線ドライバ１２と、センスアンプ１４とで構成される。 - 特許庁

Read/write operation of data of a memory cell is controlled based on a timing signal ICL generated in a SRAM.例文帳に追加

メモリセルのデータのリード・ライト動作をＳＲＡＭで発生するタイミング信号ＩＣＬに基づいて制御する。 - 特許庁

A write time managing memory 140 manages the write time in correspondence with each area of the cell buffer.例文帳に追加

セルバッファの各領域と対応づけて、その書き込み時刻を管理する書込時刻管理メモリ１４０を設ける。 - 特許庁

To provide a nonvolatile memory cell technology which reduces coupling capacitance related to a gate electrode for charge accumulation.例文帳に追加

電荷蓄積用のゲート電極に付随するカップリング容量を低減する不揮発性メモリセル技術を提供する。 - 特許庁

To attain high integration of a ferroelectric memory cell without deteriorating disturbance characteristics of a ferroelectric capacitor.例文帳に追加

強誘電体キャパシタのディスタープ特性を損なうことなく、強誘電体メモリセルの高集積化を実現する。 - 特許庁

To provide a semiconductor storage in which a memory cell small in operation margin can efficiently be detected.例文帳に追加

動作マージンの小さいメモリセルを効率的に検出することが可能な半導体記憶装置を提供する。 - 特許庁

The refresh control section generates a refresh control signal for refreshing a memory cell responding to a refresh pulse.例文帳に追加

リフレッシュ制御部は、リフレッシュパルスに応答してメモリセルをリフレッシュするためのリフレッシュ制御信号を発生する。 - 特許庁

In a write operation, an error of regular data read from a regular memory cell is detected and corrected using parity data.例文帳に追加

書き込み動作時に、レギュラーメモリセルから読み出されたレギュラーデータのエラーが、パリティデータを用いて検出、訂正される。 - 特許庁

To provide a multi-bit non-volatile memory cell configured to have independently programmable free layer domains.例文帳に追加

独立してプログラム可能な自由層ドメインを有するように構成されたマルチビット不揮発性メモリセルを提供する。 - 特許庁

To prevent deterioration in an operation margin of a memory cell in which complementary storage nodes are short-circuited during write operation.例文帳に追加

書き込み動作時に相補の記憶ノードがショートされるメモリセルの動作マージンが低下することを防止する。 - 特許庁

Therefore, a test pattern is given directly to the parity cell array and an incorporated self-test of a semiconductor memory can be performed.例文帳に追加

したがって、試験パターンをパリティセルアレイを直接与えて半導体メモリの組み込み自己検査を実施できる。 - 特許庁

A memory cell changes the potential of a bit line from a pre-charge potential to a discharge potential in accordance with the holding data.例文帳に追加

メモリセルは、保持するデータに対応してビット線の電位をプリチャージ電位から放電電位へ変化させる。 - 特許庁

To provide an embedded bit line type read/program nonvolatile memory cell and an array of the cells capable of achieving high density.例文帳に追加

高密度を実現できる埋込ビット線型読取り／プログラム不揮発性メモリセル及びアレイを提供する。 - 特許庁

Also, the memory cell is provided with a body plate line 106 controlling a potential of a body 105 of the electric field effect type transistor.例文帳に追加

かつ、その電界効果型トランジスタのボディ１０５の電位を制御するボディプレート線１０６を備えている。 - 特許庁

To prevent operation failure from being generated in a transistor at a peripheral circuit at the boundary to the memory cell of a DRAM.例文帳に追加

ＤＲＡＭのメモリーセルとの境界にある周辺回路のトランジスタに作動不良が生じないようにする。 - 特許庁

To solve a problem relating a SDT junction having a defect in a memory array of a resistive cell intersection.例文帳に追加

抵抗性セル交差点メモリアレイにおける欠陥のあるＳＤＴ接合に関連した問題を克服すること。 - 特許庁

To provide an improved multi-port memory cell circuit which has smaller occupancy area than conventional multi-part cells.例文帳に追加

本発明は、より小さな面積を占める、改善されたマルチポートメモリセル回路を提供すること目的とする。 - 特許庁

To provide a ferroelectric storage device having a function for preventing data from being damaged in a nonselected memory cell.例文帳に追加

非選択メモリセルでのデータ破壊を防止する機能を有する強誘電体記憶装置を提供すること。 - 特許庁

To restrain well potential fluctuation and prevent latch-up without separately installing a well fixing region other than in a memory cell region.例文帳に追加

ウェルの電位変動をおさえ、ウェル固定領域をメモリセル領域以外に別途設けずにラッチアップを防止する。 - 特許庁

A first memory cell MC111 is disposed on the opposite side of a semiconductor substrate SB of a first line WL11.例文帳に追加

第１のメモリセルＭＣ１１１は、第１のラインＷＬ１１の半導体基板ＳＢと反対側に配されている。 - 特許庁

A second memory cell MC211 is disposed on the opposite side of the semiconductor substrate SB of the second line BL11.例文帳に追加

第２のメモリセルＭＣ２１１は、第２のラインＢＬ１１の半導体基板ＳＢと反対側に配されている。 - 特許庁

Each detected value is transmitted from a cell controller 10 to a battery controller 20 to be accumulated in a memory 202 of the battery controller 20.例文帳に追加

各検出値は、セルコントローラ１０からバッテリコントローラ２０へ送り、バッテリコントローラ２０のメモリ２０２に蓄積する。 - 特許庁

To provide a nonvolatile semiconductor device in which the reliability of a memory cell is improved without using an operational amplifier.例文帳に追加

本発明は、オペアンプを用いずに、メモリセルの信頼性を向上可能な不揮発性半導体装置を提供する。 - 特許庁

By an erase control circuit, an erase pulse is impressed until data of the real memory cell are erased at the erasing operation.例文帳に追加

消去制御回路は、消去動作時に、リアルメモリセルのデータが消去されるまで消去パルスを印加する。 - 特許庁

To provide a semiconductor device forming a highly reliable memory cell, and also to provide a method for manufacturing the same.例文帳に追加

信頼性の高いメモリセルを形成することが可能な半導体装置及びその製造方法を提供する。 - 特許庁

A memory cell array is refreshed based on the external signal supplied through terminals and the refresh information.例文帳に追加

メモリセルアレイは、端子を介して供給される外部信号とリフレッシュ情報とに基づいて、リフレッシュが行われる。 - 特許庁

The yield can be improved by performing a threshold value test of a memory cell after batch stress applying tests of a plurality of kinds.例文帳に追加

複数種類の一括ストレス印加試験後にメモリセルの閾値検査を行うことで歩留向上が図れる。 - 特許庁

An interlayer dielectric is formed on the memory cell array, and the metal bit line 212 is embedded therein.例文帳に追加

メモリセルアレイ上には層間絶縁膜が形成されており、金属ビット線２１２は、それに埋め込み形成されている。 - 特許庁

A memory cell array is constituted of two sub-arrays 17i, 17j which can perform independently activation.例文帳に追加

メモリセルアレイは、独立して活性化を行うことができる２つのサブアレイ１７ｉ、１７ｊにより構成されている。 - 特許庁

In other words, in the semiconductor storage device, the driver circuit and the memory cell array are provided overlapping with each other.例文帳に追加

すなわち、当該半導体記憶装置においては、駆動回路と、メモリセルアレイとが重畳して設けられる。 - 特許庁

A memory cell block is selected by word selecting lines WSL1, WSL2 and bit selecting lines BSL1, BSL2.例文帳に追加

ワード選択線ＷＳＬ１，ＷＳＬ２およびビット選択線ＢＳＬ１，ＢＳＬ２によりメモリセルブロックを選択する。 - 特許庁

The expected value generating circuit 12 generates an expected value when the outside of an address space of the memory cell array 11 is accessed.例文帳に追加

期待値生成回路１２は、メモリセルアレイ１１のアドレス空間外がアクセスされた時に、期待値を生成する。 - 特許庁

To provide a semiconductor protection circuit enhancing a degree of freedom in voltage which can be applied to a word line of a memory cell during operation.例文帳に追加

動作時に、メモリセルのワード線に印加できる電圧の自由度を高めた半導体保護回路を提供する。 - 特許庁

The different SiN films 4 are formed on driver/access/load transistors in the SRAM memory cell.例文帳に追加

たとえば、ＳＲＡＭメモリセルにおけるドライバ／アクセス／ロードトランジスタ上に各々異なるＳｉＮ膜４が形成される。 - 特許庁

Gaps 103 and 104 are formed between a word line W1 of a memory cell transistor and n+ type diffusion regions N21 and N12.例文帳に追加

メモリセルトランジスタのワード線Ｗ_1 とｎ^+ 型拡散領域Ｎ_21，Ｎ_12との間に、隙間１０３，１０４を形成する。 - 特許庁

In a second step, 'applying erasure pulse' is performed, threshold voltage of a memory cell being most 'erase slow' is made 1.5 V or less.例文帳に追加

第２の段階では、「消去パルス印加」を行って、最もイレーススローなメモリセルの閾値電圧を１.５Ｖ以下にする。 - 特許庁