「Memory cell」に関連した英語例文の一覧と使い方(82ページ目) - Weblio英語例文検索

Since the intrusion of hydrogen is prevented and electrons from the substrate or the floating gate are prevented from being captured by the silicon nitride film during the operation of the memory cell, the deterioration of memory cell characteristics, e.g. deterioration of current or reliability, can be prevented.例文帳に追加

水素の入り込み、メモリセル動作中に基板もしくは浮遊ゲートから電子がシリコン窒化膜へ捕獲されることを防ぎ電流劣化、信頼性劣化などのメモリセル特性の劣化を妨げることができる。 - 特許庁

To provide a magnetoresistance effect device capable of reducing a switching magnetic field required when, in a fine magnetic detection device and a magnetic memory cell and the like, a magnetic field is detected or information is written in the magnetic memory cell.例文帳に追加

微小な磁気検出素子や磁気メモリセルなどにおいて磁場検出あるいはセルに情報を書き込む際に必要なスイッチング磁場を低減することができる磁気抵抗効果素子を提供することを目的とする。 - 特許庁

Accordingly, a memory cell which restrains the influence of off-leakage and has a threshold value voltage distribution of less variation, can be obtained since writing can evenly be made to the memory cell of an over-erasion state.例文帳に追加

したがって、満遍なく過消去状態のメモリセルに対して書込を実行することができるためオフリークの影響を抑制してばらつきの少ないしきい値電圧分布を有するメモリセルを実現することができる。 - 特許庁

To prevent a write-in voltage from being output to a memory cell array in which a write-in operation is finished by discriminating verify-read data for every array when the data to be batch written straddle over a plurality of memory cell arrays.例文帳に追加

一括で書き込むデータが複数のメモリセルアレイにまたがっている場合に、アレイ毎にベリファイ読み出しデータを判定し、書き込みが終了したメモリセルアレイに対して書き込み電圧を出力しないようにする。 - 特許庁

To provide a semiconductor storage device in which, even when the row address of port A matches that of port B, both ports of the word lines of a memory cell belonging to its row is prevented from being opened and the memory cell is accessed independently from the port A and port B.例文帳に追加

ＡポートとＢポートのロウアドレスが一致した場合においても、そのロウに属するメモリセルのワード線が両ポートとも開くのを防止しつつ、ＡポートおよびＢポートからメモリセルに独立にアクセスする。 - 特許庁

At an initial write-in operation, of which data are written into the main memory cell array 10, the first area SP1 is selected as the data writing end, and the reference cell 12 for main memory is selected as the reference data writing end.例文帳に追加

メインメモリセルアレイ１０にデータが書き込まれる初回の書込み動作時には、データ書込み先として第１領域ＳＰ１が選択され、リファレンスデータの書込み先としてメインメモリ用リファレンスセル１２が選択される。 - 特許庁

A conductive film 9 above the recess 7 and the recess in the memory cell region is removed to separate the conducive film 9 that fills a plurality of recesses in the memory cell region, with a conductive film 9 remaining in the recess 7.例文帳に追加

そして、凹部７及びメモリセル領域の凹部よりも上方の導電膜９を除去し、メモリセル領域の複数の凹部を充填する導電膜９を分離するとともに凹部７内に導電膜９を残存させる。 - 特許庁

A column decoder 20 simultaneously selects a bit line BLtj to which a memory cell Mtj in which the positive data is written is connected and a bit line BLrj to which a memory cell MTj in which the reverse data is written is connected.例文帳に追加

カラムデコーダ２０は、正データが書き込まれたメモリセルＭｔｊが接続されたビット線ＢＬｔｊとその反転データが書き込まれたメモリセルＭｔｊが接続されたビット線ＢＬｒｊとを同時に選択する。 - 特許庁

The source/drain route of the 2nd transistor of the 1st memory cell is connected through a 1st switch to the 2nd wiring and the source/drain route of the 5th transistor of the 2nd memory cell is connected through a 2nd switch to the 1st wiring.例文帳に追加

前記第１メモリセルの第２トランジスタのソース・ドレイン経路は第１スイッチを介して前記第２配線、前記第２メモリセルの第５トランジスタのソース・ドレイン経路は第２スイッチを介して前記第１配線に接続される。 - 特許庁

Dummy bit lines Dummy BL and Dummy/BL are arranged by setting a pitch equal to a pitch between bit lines in a memory cell array MCA outside a bit line BL0 arranged in the end of the memory cell array MCA.例文帳に追加

メモリセルアレイＭＣＡの端部に配置されたビット線ＢＬ０の外側に、メモリセルアレイＭＣＡ内のビット線間のピッチと同一のピッチを空けて、ダミービット線ＤｕｍｍｙＢＬ及びＤｕｍｍｙ／ＢＬを配置する。 - 特許庁

The program pulse generator initializes a memory cell to a reset or set state by applying a first pulse thereto and thereafter provides a second pulse to program the memory cell to one of the multiple states.例文帳に追加

プログラムパルス発生回路は、第１のパルスを印加してメモリセルをリセット状態又はセット状態に初期化した後、メモリセルがマルチ状態のうちいずれか一つの状態を有するように第２のパルスを提供する。 - 特許庁

To provide a non-volatile ferroelectric memory, in which a defective cell can be easily detected and removed even if a process condition is changed without requiring another test mode, and a detecting method for a defective cell using the memory.例文帳に追加

別のテストモードが必要なく、工程条件が変わっても容易に不良セルを検知して除去することのできる不揮発性強誘電体メモリ装置並びにそれを用いた不良セル検出方法を提供する。 - 特許庁

To provide such a technology that can improve data writing speed and data erasing speed of a nonvolatile memory cell without increasing the area of the nonvolatile memory cell and changing the production process.例文帳に追加

不揮発性メモリセルの面積を増大することなく、かつ、製造プロセスを変更することなく、不揮発性メモリセルのデータ書き込み速度およびデータ消去速度の向上を図ることのできる技術を提供する。 - 特許庁

The discharging circuit 17 discharges electric charge accumulated in the interconnection L1, L2 after a first operation of applying the voltage to the memory cell is ended and before a second operation of applying the voltage to the memory cell is started.例文帳に追加

放電回路１７は、メモリセルに電圧を印加する第１動作の終了後から、次にメモリセルに電圧を印加する第２動作が開始されるまでの間に、配線Ｌ１，Ｌ２に充電されている電荷を放電する。 - 特許庁

To provide a semiconductor storage device wherein, with a matrix array comprising a memory cell of less elements, the destruction or disturbance of data is eliminated at reading or erasing/writing of the data of memory cell.例文帳に追加

メモリセルのデータの読み出しまたは消去・書き込みにおけるデータの破壊およびディスターブを皆無とし、かつ少ない素子からなるメモリセルでマトリクスアレイを構成した半導体記憶装置を提供することを目的とする。 - 特許庁

A normal decoder 28 decodes an address that is output from the control circuit 24, and selects at least one normal memory cell in a data field and at least one memory cell in the control field on the basis of the decoding result.例文帳に追加

正規デコーダ２８は、制御回路２４から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも１つの正規メモリセルと、制御フィールドの少なくとも１つのメモリセルを選択する。 - 特許庁

While gate word line protrusions (33a-33d) are provided in a border region of a memory cell forming area (20), a contact to this gate word line protrusion is provided in the border region of the memory cell of an adjacent line.例文帳に追加

メモリセル形成領域（２０）の境界領域においてゲートワード線突出部（３３ａ−３３ｄ）を設けるとともに、このゲートワード線突出部に対するコンタクトを、隣接列のメモリセルの境界領域において設ける。 - 特許庁

Plural pairs of data lines DQ, bDQ performing data transfer between a memory cell selected on a memory cell array 10 and them are arranged, and a data buffer 19 is connected to respective one end of the pairs of data line DQ, bDQ.例文帳に追加

メモリセルアレイ１０上に選択されたメモリセルとの間でデータ転送を行う複数のデータ線対ＤＱ，ｂＤＱが配設され、データ線対ＤＱ，ｂＤＱの一端にデータバッファ１９が接続される。 - 特許庁

To provide a semiconductor memory and its manufacturing method, in which a gate insulating film of a peripheral circuit part can be formed thinner than the gate insulating film of a cell part, and a selective transistor in a memory cell column can be made fine.例文帳に追加

周辺回路部ゲート絶縁膜をセル部ゲート絶縁膜よりも薄膜化を可能にし、かつ、メモリセルカラム内の選択トランジスタの微細化を可能にした半導体記憶装置及びその製造方法を提供する。 - 特許庁

A shift information latch circuit 6 is provided with a plurality of latch parts LTU provided corresponding respectively to the memory cell rows, and a fuse circuit 20 transmitting the fuse data FD generated in accordance with the address of a defective memory cell row.例文帳に追加

シフト情報ラッチ回路６は、メモリセル行にそれぞれ対応して設けられる複数のラッチ部ＬＴＵと、不良メモリセル行のアドレスに応じて生成されるフューズデータＦＤを伝達するフューズ回路２０とを設ける。 - 特許庁

To provide a nonvolatile semiconductor storage device in which the channel length L of a memory cell is reducible and writing can be performed by a voltage lower than the drain breakdown voltage limit of the memory cell, independently of the parasitic resistance in writing.例文帳に追加

メモリセルのチャネル長Ｌを縮小可能であり、書き込みにおける寄生抵抗によらずメモリセルのドレイン耐圧限界以下の電圧で書き込みを行える不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile semiconductor device which expands a setting range of a threshold voltage for a memory cell by practically increasing the threshold voltage of the memory cell for reading after programming; and to provide its control method.例文帳に追加

読み出し時にプログラム後のメモリセルの閾値電圧を実質的に増加させることにより、メモリセルの閾値電圧の設定範囲を拡大することが可能な不揮発性半導体記憶装置とその制御方法を提供する。 - 特許庁

In accordance with various embodiments, a multi-level cell (MLC) magnetic memory cell stack has first and second magnetic memory elements connected to a first control line and a switching element connected to a second control line.例文帳に追加

さまざまな実施の形態に従うと、マルチレベルセル（ＭＬＣ）磁気メモリセルスタックは、第１の制御線に接続された第１および第２の磁気メモリ素子と、第２の制御線に接続されたスイッチング素子とを有する。 - 特許庁

To provide a flash memory cell which maintains a constant threshold voltage along the channel width dimension even if there is non-uniform charge concentration in a charge trapping structure along the channel width dimension, and also provide a method of manufacturing the flash memory cell.例文帳に追加

チャネル幅寸法に沿った電荷捕獲構造の電荷密度が一様でない場合でもチャネル幅寸法に沿ってしきい値電圧を一様に維持したフラッシュメモリセルおよびフラッシュメモリセルの製造方法を提供する。 - 特許庁

In this way, the reduction of a potential of the bit line BL3 is prevented by leak of a current through a non-selection memory cell MC when a threshold value of the selected memory cell MC12 is high, and wrong judgment that it is 'on-state' is prevented.例文帳に追加

こうして、選択メモリセルＭＣ12の閾値が高い場合に非選択メモリセルＭＣを介して電流がリークしてビット線ＢＬ3の電位が下がることを防止し、オン状態であると誤判断されないようにする。 - 特許庁

Thereby, only single memory cell information result will result in error, without making a plurality of memory cell information an error simultaneously, even if one word line is defective, and correction can be made using the error correction circuit 10.例文帳に追加

これにより、１本のワード線が故障しても複数のメモリセル情報が同時に誤りになることはなく、単一のメモリセル情報のみの誤りとなり、誤り訂正回路１０により訂正が可能となる。 - 特許庁

Then, the data-holding characteristics of memory cell transistors Tm1 and Tm2 mutually adjacent and interposing the drain contacts DC in Y direction can be maintained, thereby interference between the memory cell transistors Tm1 and Tm2 can be suppressed.例文帳に追加

すると、Ｙ方向にドレインコンタクトＤＣを挟んで隣り合うメモリセルトランジスタＴｍ１およびＴｍ２のデータ保持特性を維持することができ、当該メモリセルトランジスタＴｍ１およびＴｍ２間の干渉を抑制できる。 - 特許庁

To provide a memory device utilizing a multiple layer nano tube cell in which a cross-point cell array including a capacitor element and a PNPN nano tube switch is effectively arranged to allow reducing the whole memory size.例文帳に追加

本発明は多層ナノチューブセルを利用したメモリ装置に関し、キャパシタ素子とPNPNナノチューブスィッチを含むクロスポイントセルアレイを効率的に配置して全体的なメモリのサイズを縮小可能にする技術を開示する。 - 特許庁

A first voltage is applied to the first word line, and a second voltage different from the first voltage and corrected based on a difference in width between the first memory cell and the second memory cell is applied to the second word line.例文帳に追加

前記第１ワード線に第１電圧が印加され、前記第２ワード線に前記第１メモリセルの幅と前記第２メモリセルの幅との差に基づき補正された前記第１電圧と異なる第２電圧が印加される。 - 特許庁

A line of a memory cell array 4 to which a first access is performed through a port A is specified by a first row address; and a line of the memory cell array 4 to which a second access is performed through a port B is specified by using a second row address.例文帳に追加

第１のロウアドレスによってポートＡを通じて第１のアクセスをするメモリセルアレイ４の行が指定され、第２のロウアドレスによってポートＢを通じて第２のアクセスをするメモリセルアレイ４の行が指定される。 - 特許庁

A read word line RWL and a write word line WWL are arranged corresponding to a row of an MTJ memory cell, and a bit line BL and a reference voltage wiring SL are arranged corresponding to a column of the MTJ memory cell.例文帳に追加

ＭＴＪメモリセルの行に対応してリードワード線ＲＷＬおよびライトワード線ＷＷＬが配置され、ＭＴＪメモリセルの列に対応してビット線ＢＬおよび基準電圧配線ＳＬが配置される。 - 特許庁

By this, a memory cell array area and a predetermined pad can be connected within a shorter distance by using a wiring formed in an upper layer that has lower electrical resistance, and power potential can be stably supplied to the memory cell array area.例文帳に追加

これにより、上層の低抵抗配線を用いてメモリセルアレイ領域と所定のパッドとを短距離で接続できるため、メモリセルアレイ領域に電源電位を安定的に供給することが可能となる。 - 特許庁

In retrieval operation, the storage unit of the first memory cell and that of the second memory cell are selected in parallel, and a current corresponding to stored data is supplied onto a local match line ML1-ML2^k arranged accordingly.例文帳に追加

検索動作時、第１のメモリセルの記憶単位および第２のメモリセルの記憶単位を並行に選択して記憶データに応じた電流を、対応して配置されるローカルマッチ線ＭＬ１−ＭＬ２＾ｋ上に供給する。 - 特許庁

The number of twin memory cells for reference in the reference cell array 600 and arrangement coincide with the number of twin memory cells 100 arranged in the small blocks 215 being the minimum unit on manufacturing process of a cell array and arrangement.例文帳に追加

リファレンスセルアレイ６００中のリファレンス用ツインメモリセルの個数及び配列は、セルアレイの製造工程上の最小単位のであるスモールブロック２１５に配置されたツインメモリセル１００の個数及び配列と一致している。 - 特許庁

By turning off the power source of a peripheral circuit 2 while maintaining power supply to a memory cell 11 in a standby state, power consumption in a standby state can be reduced while maintaining stored data of the memory cell 11.例文帳に追加

待機状態においてメモリセル１１への電源供給を維持しつつ、周辺回路２の電源をオフすることにより、メモリセル１１の記憶データを保持しつつ待機状態の消費電力を削減することができる。 - 特許庁

To provide a technology for obtaining a desired threshold voltage of a MISFET for memory cell selection, and at the same time for suppressing the deterioration of refresh characteristics by specifying the shape of the active region of a memory cell.例文帳に追加

メモリセルの活性領域の形状を規定することにより、メモリセル選択用ＭＩＳＦＥＴの所望するしきい値電圧を得ると同時に、リフレッシュ特性の劣化を抑制することのできる技術を提供する。 - 特許庁

The sense amplifier 9 reads data from the memory cell based on the voltage of the bit line BL connected to the memory cell 11 to receive a precharge voltage during the reading operation and a reference voltage in response to the control signal.例文帳に追加

センスアンプ９は、制御信号に応答して、メモリセル１１に接続され読み出し動作に際してプリチャージ電圧を印加されたビット線ＢＬの電圧と参照電圧とに基づいて、メモリセルのデータを読み出す。 - 特許庁

To achieve the optimum inspection condition in both a memory cell region and the peripheral circuit region in the periphery of the memory cell region when the visual examination of the surface of a substrate wherein both regions are formed in a mixed state is performed.例文帳に追加

メモリセル領域とその周囲の周辺回路領域とが混在して形成される基板の表面の外観検査を行う際に、これら双方の領域において最適な検査条件を達成する。 - 特許庁

To avoid the occurrence of disturbance, where the amount of polarization of a non-access memory cell decreases by a minute voltage generated in a write electrode of the non-access memory cell in write operation when being arrayed.例文帳に追加

アレイ化した際に、書き込み動作時において非アクセスのメモリセルの書き込み用電極に発生する微小電圧によって、非アクセスのメモリセルの分極量が減少するというディスターブの発生を回避する。 - 特許庁

The control circuit layer 200a includes at least any one of: a row decoder driving word lines provided in the memory cell array layer, and a sense amplifier sensing and amplifying a signal from bit lines provided in the memory cell array layer.例文帳に追加

制御回路層２００ａは、メモリセルアレイ層に設けられたワード線を駆動するローデコーダ、及びメモリセルアレイ層に設けられたビット線からの信号を検知増幅するセンスアンプの少なくともいずれか一方を備える。 - 特許庁

In each gate transistor, a control signal from the control logic is its gate input, a gate transistor conducted by the control signal connects write-in voltage to a corresponding memory cell and enables write-in for the memory cell.例文帳に追加

各ゲートトランジスタは、制御ロジックからの制御信号をそのゲート入力とし、制御信号により導通状態にされたゲートトランジスタは、対応するメモリセルに書き込み電圧を接続してメモリセルの書き込みを可能にする。 - 特許庁

To suppress deterioration of an access speed to a memory cell in a normal access mode in adding a forced access mode for a redundant cell test to a data line shift circuit in a semiconductor memory having a data line shift redundant circuit system.例文帳に追加

データ線シフト冗長回路方式を有する半導体メモリにおいて、データ線シフト回路に冗長セルテスト用の強制アクセスモードを付加する際、通常アクセスモード時のメモリセルへのアクセス速度の劣化を抑制する。 - 特許庁

A current flowing in the memory cell is compared with reference current levels 91, 92 in the first and the second current paths, while electric charges corresponding to the current flowing the memory cell are accumulated respectively in first and second accumulation parts.例文帳に追加

第１、第２の電流経路で、メモリセルに流れる電流とリファレンス電流レベル９１，９２とを比較するとともに、メモリセルに流れる電流に応じた電荷をそれぞれ第１、第２の蓄積部に蓄える。 - 特許庁

Each of the core chips comprises a memory cell array 70, a through electrode TSV1 for data, and an output circuit RBUFO that outputs read data read from the memory cell array 70 to the through electrode TSV1 for data.例文帳に追加

コアチップのそれぞれは、メモリセルアレイ７０と、データ用の貫通電極ＴＳＶ１と、メモリセルアレイ７０から読み出されたリードデータをデータ用の貫通電極ＴＳＶ１に出力する出力回路ＲＢＵＦＯとを備える。 - 特許庁

By the second reading operation, the residual polarized value of the ferroelectric capacitor of the reference memory cell reduced by the heat treatment or the like of the manufacturing process is returned to an original value before reading access to the real memory cell.例文帳に追加

第２読み出し動作によって、製造工程の熱処理等により減少するリファレンスメモリセルの強誘電体キャパシタの残留分極値を、リアルメモリセルの読み出しアクセス前に元の値に戻すことができる。 - 特許庁