「Memory cell」に関連した英語例文の一覧と使い方(80ページ目) - Weblio英語例文検索

To obtain a non-volatile semiconductor memory on which the threshold voltage Vth of a cell can be controlled easily and a highly reliable flash cell is provided.例文帳に追加

セルのしきい値電圧Ｖｔｈの制御を容易にし、高信頼性のフラッシュ・セルを有する不揮発性半導体記憶装置を提供すること。 - 特許庁

To reduce influence of dispersion in cell transistors, while reducing the size of a memory cell and achieving stable operation, in low-voltage operation.例文帳に追加

低電圧動作させた場合においても、メモリセルのサイズを低減させつつ、安定動作を実現するとともに、セルトランジスタのばらつきによる影響を低減する。 - 特許庁

The method for fabricating the twin MONOS memory cell incorporates a self-alignment technique for fabricating a small cell in which an N+-type diffusion and nitride storage sites are defined by sidewalls.例文帳に追加

作製の手法は、小さなセルを作製する自己整合テクニックを組み込んでおり、Ｎ＋拡散及びチッ化記憶サイトが側壁によって規定される。 - 特許庁

The capacitor of the DRAM memory cell, which is composed of a charge storage electrode 19, a capacitance insulating film 20 and a cell plate 21, is formed on an interlayer insulating film 17.例文帳に追加

その後、層間絶縁膜１７の上に、電荷蓄積電極１９，容量絶縁膜２０及びセルプレート２１からなるＤＲＡＭメモリセルのキャパシタを形成する。 - 特許庁

A memory cell has a pair of cell transistors connected between a first voltage line and a second voltage line in series through a connection node to store a complementary logic.例文帳に追加

メモリセルは、第１電圧線と第２電圧線の間に接続ノードを介して直列に接続され、相補の論理を記憶する一対のセルトランジスタを有する。 - 特許庁

This device is provided with memory cell arrays 34a, 34b, a bank selector 36, a cell selecting circuit 38a, a data multiplexer 40, and an input/output buffer 42.例文帳に追加

装置は、メモリセルアレイ３４ａおよび３４ｂとバンクセレクタ３６とセル選択回路３８ａとデータマルチプレクサ４０と入出力バッファ４２とを具える。 - 特許庁

Reference voltage (VREF-VREf2) is generated according to a current flowing in the reference cell, and memory cell data are detected using this reference voltage.例文帳に追加

参照セルを流れる電流に従って基準電圧（ＶＲＥＦ−ＶＲＥＦ２）を生成し、この基準電圧を用いてメモリセルデータを検出する。 - 特許庁

A sense amplifier circuit 3 is arranged between two cell arrays 1, 2 in which ferroelectric memory cells are arranged, and two cell arrays 1, 2 share the sense amplifier circuit 3.例文帳に追加

強誘電体メモリセルを配列した二つのセルアレイ１，２の間にセンスアンプ回路３が配置され、二つのセルアレイ１，２がセンスアンプ回路３を共有する。 - 特許庁

The reference memory cell 3 for testing includes a reference selection transistor T1r, and a reference cell transistor T2r connected to the reference selection transistor T1r in series.例文帳に追加

試験用基準メモリセル３は、基準選択トランジスタＴ１ｒと、該基準選択トランジスタＴ１ｒに直列接続された基準セルトランジスタＴ２ｒとを有する。 - 特許庁

As the PCEQH circuit 4 requires no dummy cell 2 surrounding it by having the same shape as a memory cell 3, chip area can be reduced.例文帳に追加

ＰＣＥＱＨ回路４は、メモリセル３と同じ形状を有することにより、その周辺のダミーセル２が不要になるので、チップ面積が縮小できる。 - 特許庁

During the step in which memory cells are read and refreshed, the main reference cell and a subreference cell connected to the reference bit line and the bit lines are activated.例文帳に追加

メモリセルを読み出してリフレッシュする段階において、基準ビット線およびビット線に接続された主基準セルおよび副基準セルが活動化される。 - 特許庁

When testing, a gate voltage of the reference cell transistor T2r is set, and a reference current made to flow through the reference memory cell 3 for testing is adjusted.例文帳に追加

試験時において基準セルトランジスタＴ２ｒのゲート電圧が設定され、試験用基準メモリセル３に流れる基準電流が調節される。 - 特許庁

An adjustable current mode differential sense amplifier 70 is arranged so as to contact a selected memory cell R_M and a reference cell R_R having a prescribed value.例文帳に追加

調整可能な電流モード差動センスアンプ70は、選択されたメモリセルＲ_Ｍ及び所定値を有する基準セルＲ_Ｒに連絡するように配置される。 - 特許庁

A capacitor consisting of a lower electrode 8, a capacitance insulation film 9, and a cell-plate-type upper electrode 10 is formed on a memory cell region Rmem of a semiconductor substrate 1.例文帳に追加

半導体基板１のメモリセル領域Ｒmemに、下部電極８と容量絶縁膜９とセルプレート型の上部電極１０からなるキャパシタを形成する。 - 特許庁

To make it possible to stably read and verify a negative threshold cell in a NAND type flash memory in which the negative threshold cell is present.例文帳に追加

本発明は、負の閾値セルが存在するＮＡＮＤ型フラッシュメモリにおいて、負の閾値セルの安定した読み出しおよびベリファイができるようにする。 - 特許庁

To speed up read and write of a negative threshold cell in a NAND type flash memory wherein the negative threshold cell is present.例文帳に追加

本発明は、負の閾値セルが存在するＮＡＮＤ型フラッシュメモリにおいて、負の閾値セルの読み出しおよび書き込みをより高速化できるようにする。 - 特許庁

Erasure is performed simultaneously by sharing a memory cell array 4 for protecting data and a reference cell for read-verify.例文帳に追加

データ保護情報を記録するためのデータ保護用メモリセルアレイ４と、リード／ベリファイ用リファレンスセル３の消去用の回路を共通にし、同時に消去を行う。 - 特許庁

To provide a semiconductor storage device that performs stable reading without malfunction in a 2-transistor-type gain cell, and has a memory cell having small area.例文帳に追加

２トランジスタ型のゲインセルにおいて、誤動作なく安定した読出しが可能で、かつ、面積の小さいメモリセルを有する半導体記憶装置を提供する。 - 特許庁

At read, data lines LIO and LIOr are connected respectively to a selection memory cell and the dummy cell, and an operation current of a differential amplifier 60 is caused to flow.例文帳に追加

データ読出時に、データ線ＬＩＯおよびＬＩＯｒは、選択メモリセルおよびダミーセルとそれぞれ接続されて、差動増幅器６０の動作電流を流される。 - 特許庁

Since the dummy cell is deteriorated similarly as deterioration of a characteristic of the memory cell caused by increment of the number of times of rewriting of data, data read-out error can be reduced.例文帳に追加

データの書き換え回数の増大によるメモリセルの特性劣化にともなってダミーセルも同様に劣化されるので、データの読み出しエラーを低減できる。 - 特許庁

The injection charge amplifier (30) determines whether a sensed memory cell is in a first or second resistive state as compared to a reference cell.例文帳に追加

注入電荷増幅器(30)は、センシングされたメモリセルが基準セルと比較して第1の抵抗状態であるか、又は第2の抵抗状態であるかを判定する。 - 特許庁

It is so regarded that a memory effect is generated, when a cell voltage during discharge is measured and the fact that the cell voltage is too low against the charging current, is detected.例文帳に追加

放電中の電池の電圧を測定し、放電電流値に対して電池電圧が低すぎることを検知すると、メモリ効果が発生していると見なす。 - 特許庁

A nonvolatile semiconductor memory device includes a memory section comprising a memory cell array in which nonvolatile memory cells are disposed in matrix and having a binary data storage region for storing binary data with single threshold for data identification and a multi-valued data storage region for storing multi-valued data with multiple thresholds for data identification, and a memory controller controlling the memory section.例文帳に追加

不揮発性メモリセルをマトリクス状に配列してなるメモリセルアレイからなり、データ識別のしきい値が１つの２値データを記憶する２値データ記憶領域とデータ識別のしきい値が複数の多値データを記憶する多値データ記憶領域とを有するメモリ部と、このメモリ部を制御するメモリコントローラとを備える。 - 特許庁

To easily ensure a focus margin, when forming a floating gate electrode pattern and a control gate electrode pattern in a floating gate type semiconductor memory device, in which an element isolation insulating film of a memory cell transistor is formed every other memory cell only under an erasing gate electrode.例文帳に追加

メモリセルトランジスタの素子分離絶縁膜をメモリセル一つおきに、消去ゲート電極の下にのみ形成したフローティングゲート型半導体記憶装置において、フローティングゲート電極やコントロールゲート電極パターン形成時のフォーカスマージンの確保を容易にする。 - 特許庁

A nonvolatile semiconductor memory device 10 includes a first region in which a memory cell transistor is disposed, a second region in which an electrode 21 for extracting a word line electrically connected to the memory cell transistor is disposed, and a third region in which peripheral transistors are disposed.例文帳に追加

不揮発性半導体記憶装置１０は、メモリセルトランジスタが配置される第１の領域と、メモリセルトランジスタに電気的に接続されたワード線を引き出す電極２１が配置される第２の領域と、周辺トランジスタが配置される第３の領域とを有する。 - 特許庁

The nonvolatile semiconductor memory device 1 includes a first element isolating/insulating region 42 extending in a first direction, a second element isolating/insulating region 42 different from the first element isolating/insulating region 42, a first memory cell 2, and a second memory cell 15.例文帳に追加

第１方向に延伸する第１素子分離絶縁領域４２と、その第１素子分離絶縁領域４２と異なる第２素子分離絶縁領域４２と、第１メモリセル２と、第２メモリセル１５とを具備する不揮発性半導体記憶装置１を構成する。 - 特許庁

A three dimensional stacked nonvolatile semiconductor memory includes a memory cell array comprising first and second blocks disposed side by side in a first direction and a driver 33 disposed at one end of the memory cell array in a second direction orthogonal to the first direction.例文帳に追加

本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックから構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33とを備える。 - 特許庁

Respective operation controls for a 1st operation that the nonvolatile memory cell of low threshold voltage level is changed to be the high threshold voltage level and for a 2nd operation that the nonvolatile memory cell of high threshold voltage level is changed to be the low threshold voltage level, are carried out for the nonvolatile memory.例文帳に追加

不揮発性メモリは、前記低い閾値電圧レベルの不揮発性メモリセルを高い閾値電圧レベルに変化される第１動作と、前記高い閾値電圧レベルの不揮発性メモリセルを低い閾値電圧レベルに変化される第２動作とのそれぞれの動作制御がされる。 - 特許庁

A plurality of memory cells are formed in the straight linear active region whereby the generation of a bent part in the active regions and the deterioration of characteristics of the memory cell caused by the bent part are prevented whereby the microfabrication and improvement of data retaining characteristics of the memory cell are contrived.例文帳に追加

複数のメモリセルを直線状をした活性領域内に形成することで、活性領域に屈曲部が生じることを防止し、屈曲部が要因となるメモリセルの特性劣化を防止し、メモリセルの微細化を図るとともにデータ保持特性の改善を図る。 - 特許庁

The device includes a memory cell array in which a plurality of memory cells are arranged, wherein each memory cell MC is formed between a bit line and a word line at an intersection of the bit line BL extending in X direction with the word line WL extending in Y direction differ from the X direction.例文帳に追加

複数のメモリセルが配置されたメモリセルアレイを備え、各メモリセルＭＣは、Ｘ方向に延びたビット線ＢＬと、Ｘ方向とは異なるＹ方向に延びたワード線ＷＬとが交差する位置に、それぞれ、ビット線とワード線とに挟まれて形成されている。 - 特許庁

A memory system includes a memory cell array in which data are stored so as to be rewritable; and a register unit including one or more registers in which system information is stored so as to be rewritable, wherein a simultaneous access to the memory cell array and the register unit is executed according to an instruction code CC.例文帳に追加

本発明のメモリシステムは、データを書き換え可能に記憶するメモリセルアレイと、システム情報を書き換え可能に保持する一又は複数のレジスタからなるレジスタ部とを備え、命令コードＣＣに応じてメモリセルアレイとレジスタ部の同時アクセス動作を実行する。 - 特許庁

The phase change memory device is provided with a memory cell block, a plurality of global bit lines, and bit line selection circuits connecting alternately a plurality of local bit lines to corresponding global bit lines out of the plurality of global bit lines at the upper end and the lower end of the memory cell block.例文帳に追加

相変化メモリ装置は、メモリセルブロック、複数本のグローバルビットライン、及びメモリセルブロックの上端及び下端で複数本のローカルビットラインを複数本のグローバルビットラインのうち対応するグローバルビットラインに交互に連結させるビットライン選択回路を備える。 - 特許庁

To provide a semiconductor memory which is provided with a memory cell identical with that of a DRAM, operates in SRAM specifications, has a small chip size and a low power consumption, is inexpensive, has no access delay caused by a skew included in an address and generates no memory cell destruction.例文帳に追加

ＤＲＡＭと同じメモリセルを備え、ＳＲＡＭ仕様で動作する半導体記憶装置であって、チップサイズが小さく低消費電力かつ安価で、アドレスに含まれるスキューによるアクセスの遅延やメモリセル破壊を引き起こさない半導体記憶装置を提供する。 - 特許庁

A semiconductor memory device is provided with a cell array in which memory cells storing resistance values set reversibly as data are arranged, a sense amplifying circuit performing red-out/write-in of data of selection memory cells of a cell array, and a driving circuit generating voltage pulse for writing data.例文帳に追加

半導体記憶装置は、可逆的に設定される抵抗値をデータとして記憶するメモリセルが配列されたセルアレイと、セルアレイの選択メモリセルのデータを読み出し／書き込みを行うセンスアンプ回路と、データ書き込み用の電圧パルスを発生する駆動回路を備える。 - 特許庁

This sense amplifier (38) comprises differential amplifiers (Q5, Q6) provided with first and second input nodes (74, 75), and reads out data in a multiple-state memory cell (RM) of a resistive memory array (30) responding to read-out voltage (VR) applied to both ends of the memory cell (RM) being sensed.例文帳に追加

第1と第2の入力ノード(74,75)を備えた差動増幅器(Q5,Q6)を含み、センシングされるメモリセル(Ｒ_Ｍ)の両端に印加される読み取り電圧(VR)に応答して、抵抗性メモリアレイ(30)の複数状態メモリセル(Ｒ_Ｍ)のデータを読み取るためのセンス増幅器(38)が提供される。 - 特許庁

To provide a designing method capable of preventing the read of wrong data by reducing the apparent shift quantity of a threshold value concerning a non-volatile semiconductor memory circuit provided with a non-volatile memory cell (memory cell) for storing data corresponding to the level of a threshold voltage.例文帳に追加

しきい値電圧の高低によりデータを記憶する不揮発性記憶素子（メモリセル）を含む不揮発性半導体記憶回路において、見かけ上のしきい値のシフト量を小さくして誤ったデータの読み出しを防止できる設計方法を提供する。 - 特許庁

A control circuit performs erasing operation on a selected cell unit in a selected memory block for discharging electric charge accumulated in a first memory transistor, and is not allowed to perform erasing operation on an unselected cell unit in the selected memory block.例文帳に追加

制御回路は、選択メモリブロック内の選択セルユニットに対して第１メモリトランジスタに蓄積された電荷を放出する消去動作を実行する一方、選択メモリブロック内の非選択セルユニットに対して消去動作を禁止するように構成されている。 - 特許庁

In this flash memory, an address is sequentially designated by a predetermined number of times Nmax at every supply of a power supply voltage, the retention checking of the memory cell transistor MC of each address is carried out, and a memory cell transistor MC where a threshold voltage is reduced is reprogrammed.例文帳に追加

このフラッシュメモリでは、電源電圧が投入される毎に所定回数Ｎｍａｘだけアドレスを順次指定し、各アドレスのメモリセルトランジスタＭＣのリテンションチェックを行ない、しきい値電圧が低下しているメモリセルトランジスタＭＣの再プログラムを行なう。 - 特許庁

In the same way, high speed read-out can be performed by making control gate voltage of a memory cell and selection gate voltage of the selection transistor different voltage also for DINOR, AND, NOR type cells and a NAND type cell to which one memory cell is connected.例文帳に追加

ＤＩＮＯＲ、ＡＮＤ、ＮＯＲ型セル及び１個のメモリセルを接続したＮＡＮＤ型セルに対しても、メモリセルの制御ゲート電圧と選択トランジスタの選択ゲートの電圧とを異なる電圧にすれば、同様に高速読み出しを可能にすることができる。 - 特許庁

The method includes the step of detecting a cell current flowing through the resistive memory cell, the step of setting the control value depending on the detected cell current, and the step of providing information associated with the control value as memory data.例文帳に追加

本方法は、上記抵抗メモリセルに流れるセル電流を検出する工程と、検出された当該セル電流に依存して上記制御値を設定する工程と、上記制御値に関連付けられた情報をメモリデータとして供給する工程とを含んでいる。 - 特許庁

A first circuit block (word driver group, WDBK) which drives the plurality of word lines is disposed between a second circuit block (phase change type chain cell control circuit, PCCCTL) which drives the first or the second gate lines and the plurality of memory cell groups (memory cell array, MA).例文帳に追加

そして、複数のワード線を駆動する第一の回路ブロック（ワードドライバ群ＷＤＢＫ）は、第一乃至第二のゲート線を駆動する第二の回路ブロック（相変化型チェインセル制御回路ＰＣＣＣＴＬ）と、複数のメモリセル群（メモリセルアレーＭＡ）との間に配置される。 - 特許庁

The semiconductor device includes a memory cell region 100 including the SRAM, a peripheral circuit region 200 including the peripheral circuit of the SRAM and a dummy cell region 300 positioned between the memory cell region and the peripheral circuit region on the same silicon substrate 40.例文帳に追加

半導体装置は、同一のシリコン基板４０に、ＳＲＡＭを含むメモリセル領域１００と、ＳＲＡＭの周辺回路を含む周辺回路領域２００と、メモリセル領域と該周辺回路領域との間に位置するダミーセル領域３００と、を含む。 - 特許庁

A DRAM 1 is a semiconductor memory device in which read-out of data is performed by comparison of a potential of a memory cell and a reference potential of a reference cell, and the device is provided with capacitors 22, 32 and capacitors 82, 92, and a potential line 18 supplying the reference potential to the reference cell.例文帳に追加

ＤＲＡＭ１は、メモリセルの電位とリファレンスセルの参照電位との比較によりデータの読出しが行われる半導体記憶装置であって、キャパシタ２２、３２、およびキャパシタ８２、９２、リファレンスセルに参照電位を供給する電位線１８を備えている。 - 特許庁

The non-volatile semiconductor storage is provided with a cell bias circuit 1 (constant voltage output section), a memory cell array 3, a column switch group 4, a non-selection source line equalizing transistor group 5, a detecting circuit 6, a sub-memory cell array selecting circuit 7, a word line selecting circuit 8, and a column address decoder 9.例文帳に追加

不揮発性半導体記憶装置は，セルバイアス回路１（定電圧出力部），メモリセルアレイ３，カラムスイッチ群４，非選択ソースラインイコライズトランジスタ群５，検出回路６，サブメモリセルアレイ選択回路７，ワードライン選択回路８，カラムアドレスデコーダ９を備えている。 - 特許庁

Such processes are included that: the program pulse voltage is applied to a selected memory cell; detrapping pulse voltage for removing shallow-trapped electric charges is applied to the cell to which the program pulse voltage is applied; and the program verification pulse voltage is applied to the memory cell.例文帳に追加

選択されたメモリセルに対してプログラムパルス電圧を印加し、プログラムパルス電圧が印加されたセルに対してシャロートラップされた電荷を除去するためのデトラップパルス電圧を印加し、そしてメモリセルに対してプログラム検証パルス電圧を印加する各工程を含む。 - 特許庁