「Memory cell」に関連した英語例文の一覧と使い方(87ページ目) - Weblio英語例文検索

Therefore, read-out, write-in, erasing, or the like can be performed by accessing a memory cell 31 in the other block.例文帳に追加

したがって、他のブロック内のメモリセル３１にアクセスして、読み出し、書き込み、消去等を行うことができる。 - 特許庁

When a memory cell is in standby, the leakage current can be decreased by increasing the voltage applied to the Nwells.例文帳に追加

メモリセルがスタンバイ状態にあるときは、Ｎウェルの電圧を上げることによって漏洩電流を減少させる。 - 特許庁

To reduce the area of a pre-sense amplifier for reading data from a memory cell and to increase read access speed.例文帳に追加

メモリセルからのデータ読み出しのためのプリセンスアンプの面積を縮小し、また読み出しアクセスを高速化する。 - 特許庁

The erasure of data of the memory cell transistor 100 is counted to be stored by a erasure counting circuit 107.例文帳に追加

メモリセルトランジスタ１００のデータの消去回数を消去回数カウント回路１０７がカウントして記憶する。 - 特許庁

A byte memory cell which constitutes a memory cell array is a semiconductor memory device, which forms a 1-byte memory transistor, arranged long in one direction and of which each junction region and channel region are formed in an active region, and a byte-selecting transistor which is formed in the active region and of which each junction region is directly connected to each junction region of the 1-byte memory transistor.例文帳に追加

メモリセルアレイを構成するバイトメモリセルは、一方向に長く配列されて活性領域にそれぞれの接合領域及びチャンネル領域が形成されている１バイトメモリトランジスタと、活性領域に形成されており、接合領域が１バイトメモリトランジスタにそれぞれの接合領域と直接連結されているバイト選択トランジスタとを含む半導体メモリ装置である。 - 特許庁

In the nonvolatile semiconductor memory device 100, data contained in an ECC frame are allocated to a first data group stored in a first memory cell group which is composed of a plurality of first memory cells selected by a first word line, and a second data group stored in a second memory cell group which is composed of a plurality of second memory cells selected by a second word line.例文帳に追加

不揮発性半導体記憶装置１００は、ＥＣＣフレームに含まれるデータを、第１のワード線により選択される複数の第１のメモリセルで構成される第１のメモリセル群に格納される第１のデータ群と、第２のワード線により選択される複数の第２のメモリセルで構成される第２のメモリセル群に格納される第２のデータ群とに割り付ける。 - 特許庁

To prevent propagation of a soft error between adjoining column groups in a static random access memory comprising a semiconductor substrate on which a first conductivity type common well is formed, and a memory cell array consisting of memory cells arranged in matrix in the common well on the semiconductor substrate, so that a group of memory cells connected with a common bit line while being arranged in the column direction forms a memory cell column.例文帳に追加

第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。 - 特許庁

This memory is provided with a memory cell array 11 having a ferroelectric storage element C and a transistor T for switch, and a low voltage write-in circuit 12 in which polarization quantity of a ferroelectric film of each memory cell is set to a lower value than a value at normal write-in and acceleration of imprint is reduced.例文帳に追加

強誘電体記憶素子Ｃとスイッチ用トランジスタＴとを有するメモリセルのアレイ11と、各メモリセルの強誘電体膜の分極量を通常書込み時より低く設定し、インプリントの加速を低減する低電圧書込み回路12を具備することを特徴とする。 - 特許庁

Among respective memory cells 10, with respect to the memory cell 10 to be a data writing object of a first logic level, a high-voltage source voltage is applied to a source region thereof and a low voltage is applied to a drain region thereof so that a write current flows in the memory cell 10.例文帳に追加

メモリセル１０各々の内で第１論理レベルのデータ書き込み対象となるメモリセル１０に対しては、そのソース領域に高電圧のソース電圧を印加すると共に、そのドレイン領域には低電圧を印加することによりこのメモリセル１０内に書込電流を流す。 - 特許庁

To provide a nonvolatile semiconductor memory device which can reliably write and erase a memory cell while suppressing the increase of the current consumption when writing or erasing and which is constituted of a variable resistor element the electric resistance of which is changed by the voltage applied to the memory cell and a selection transistor.例文帳に追加

書き込みまたは消去時の消費電流の増大を抑制しつつ、確実にメモリセルの書き込み及び消去を実現できる、メモリセルに電圧印加により電気抵抗の変化する可変抵抗素子と選択トランジスタを備えて構成される不揮発性半導体記憶装置を提供する。 - 特許庁

To provide a nonvolatile memory cell which has a large resistance ratio of a resistance before a voltage is applied to a resistance after it is applied and additionally indicates a high speed response, its manufacturing method, a resistance variable type nonvolatile memory device, and a method for designing the nonvolatile memory cell.例文帳に追加

本発明は、電圧を印加する前の抵抗と印加した後の抵抗との抵抗比が大きいことに加えて、高速応答性を示す不揮発性メモリセルおよびその製造方法、抵抗可変型不揮発性メモリ装置、並びに不揮発性メモリセルの設計方法を提供する。 - 特許庁

This memory is equipped with; a memory cell 1 including ferroelectric capacitors 3a and 3b holding either one of data "1" and data "0"; and sense amplifiers 11 for discriminating the data "1" or "0" in accordance with a differential signal of data signals read out from the memory cell 1.例文帳に追加

このメモリは、データ「１」およびデータ「０」のいずれか一方のデータを保持する強誘電体キャパシタ３ａおよび３ｂを含むメモリセル１と、メモリセル１から読み出されるデータ信号の微分信号に基づいて、データ「１」または「０」の判別を行うセンスアンプ１１とを備えている。 - 特許庁

In a memory device having a static memory cell wherein a first conductive transistor is formed in a second conductive well and a second conductive transistor is formed in a first conductive well, the second conductive well and the first conductive well are separated every number of the memory cell.例文帳に追加

第２導電型のウエルに第１導電型のトランジスタが形成され、第１導電型のウエルに第２導電型のトランジスタが形成されるスタティック型メモリセルを有するメモリ装置において、第２導電型のウエル及び第１導電型のウエルをメモリセル数毎に分離する。 - 特許庁

A conductive layer 18 is formed on the control gate of each memory cell on a memory column via an insulating film 17, and the conductive layer 18 is connected to an impurity region 11-1 located between a bit line side selective transistor 21 and its adjacent memory cell M1 via a contact 24.例文帳に追加

メモリ列の各メモリセルのコントロールゲートの上に絶縁膜１７を介して導電層１８を形成し、当該導電層１８はコンタクト２４を介してビット線側選択トランジスタ２１とその隣接のメモリセルＭ１との間にある不純物領域１１−１に接続されている。 - 特許庁

A control circuit applies a first voltage Vread_1 lower than a reading voltage Vread to be applied to the control gate of other non selected memory cells to the control gate CG (k-1) and CG (k+1) of the non selected memory cell adjacent to the selected memory cell in the NAND column when reading data.例文帳に追加

制御回路は、データの読み出し時に、ＮＡＮＤ列の選択されたメモリセルに隣接する非選択メモリセルの制御ゲートＣＧ（ｋ−１）、ＣＧ（ｋ＋１）に、その他の非選択メモリセルの制御ゲートに印加される読み出し電圧Ｖｒｅａｄより低い第１の電圧Ｖｒｅａｄ＿１を印加する。 - 特許庁

The memory 1 is also provided with a program information correction/ECC data generation circuit 12 which writes correction information CD in a memory cell determined to be corrected by the ECC detecting circuit 19 at the same time of writing the program information PD to the memory cell to be written.例文帳に追加

また、書込み対象メモリセルへのプログラム情報ＰＤの書込みと同時期に、ＥＣＣ検出回路１９により訂正が必要と判断された訂正対象メモリセルへ訂正情報ＣＤを書き込むプログラム情報修正／ＥＣＣデータ作成回路１２を備える。 - 特許庁

A semiconductor memory device 1 is provided with a normal RAM 2, a redundancy RAM 3 provided independently from the normal RAM 2, serving as the redundancy circuit, and a control unit 4 for replacing a normal memory cell array of the normal RAM 2 by a redundancy memory cell array of the redundancy RAM 3.例文帳に追加

半導体記憶装置１は、正規ＲＡＭ２と、正規ＲＡＭ２とは独立して設けられ、冗長回路として機能する冗長ＲＡＭ３と、正規ＲＡＭ２の正規メモリセルアレイを、冗長ＲＡＭ３の冗長メモリセルアレイで置換する制御部４とを備えている。 - 特許庁

The flash memory device includes: a string having at least a string selection transistor, a ground selection transistor and memory cell transistors connected in series between the transistors, the memory cell transistors being connected to a corresponding word line respectively; and bit lines connected to the string.例文帳に追加

本発明のフラッシュメモリ装置は、ストリング選択トランジスタ、接地選択トランジスタ、および前記選択トランジスタの間に直列連結されたメモリセルトランジスタを有する少なくとも一つのストリングと、前記メモリセルトランジスタは対応するワードラインに各々連結され、前記ストリングに連結されたビットラインを含む。 - 特許庁

A semiconductor memory is provided with a memory cell array A 140, a block selector group A 145, a memory cell array B 150, a block selector group B 155, boosting circuits 120A, 120B, lines 130A, 130B to be boosted, and a boosting control circuit 110 controlling the boosting circuits 120A, 120B.例文帳に追加

本発明の半導体記憶装置は、メモリセルアレイＡ１４０と、ブロックセレクタ群Ａ１４５と、メモリセルアレイＢ１５０と、ブロックセレクタ群Ｂ１５５と、昇圧回路１２０Ａ、１２０Ｂと、被昇圧ライン１３０Ａ、１３０Ｂと、昇圧回路１２０Ａ、１２０Ｂを制御する昇圧制御回路１１０と、を備えている。 - 特許庁

A resistance variable memory device includes a resistance variable memory cell MC and a driving circuit that generates a combined pulse of write pulses (current value: I_z) constituted of a plurality of pulses and an offset pulse (current value I_z0) defining the level between pulses of the write pulses and supplies the generated combined pulse to the memory cell MC in writing.例文帳に追加

抵抗変化型のメモリセルＭＣと、複数のパルスからなる書き込みパルス（電流値：Ｉ_z）と、書き込みパルスのパルス間レベルを規定するオフセットパルス（電流値Ｉ_z0）との合成パルスを発生し、発生した合成パルスをメモリセルＭＣに書き込み時に与える駆動回路と、を有する。 - 特許庁

The redundant circuit is provided with a redundant decoding circuit which selectively maintains an address of the defective memory cell in the memory device, receives an input address and generates an output signal having a value indicating whether or not the input address corresponds to the address of the defective memory cell.例文帳に追加

本発明の冗長回路は、メモリ装置内の欠陥性メモリセルのアドレスを選択的に維持し、入力アドレスを受取り且つその入力アドレスが欠陥性メモリセルのアドレスに対応するか否かを表わす値を有する出力信号を発生する冗長デコード回路を有している。 - 特許庁

A simple matrix structure having memory cells formed at intersections of upper and lower linear electrodes is adopted, and an insulation material is selectively jetted on the electrode surface at a specified memory cell position using an ink jet head, thereby covering the electrode surface at a specified memory cell position.例文帳に追加

メモリセルが上下線状電極の交差位置に形成される単純マトリクス構造を採用し、所定のメモリセル位置の電極表面に対しインクジェットヘッドを用いて絶縁材料を選択的に吐出することにより、前記所定のメモリセル位置の電極表面を絶縁材料で被覆する。 - 特許庁

To provide a semiconductor memory device that can reduce a voltage noise caused at a potential of a plate which is a counter electrode of an information storage capacitor when data is read from a memory cell to a bit line or when data is written or re-written in the memory cell.例文帳に追加

メモリセルからビット線にデータを読み出す際、あるいはメモリセルにデータを書き込み・再書き込みする場合に、情報記憶用キャパシタの対向電極であるプレートの電位に発生する電圧ノイズを低減させることを可能とする半導体記憶装置を提供する。 - 特許庁

A semiconductor integrated circuit includes a plurality of nonvolatile memory cells being electrically erasable and writable, and the circuit includes a control means for giving pulse state voltage to the nonvolatile memory cell until threshold voltage of the nonvolatile memory cell having first threshold voltage is changed to the second threshold voltage.例文帳に追加

半導体集積回路は、電気的消去及び書込み可能な不揮発性メモリセルを複数個備え、第１のしきい値電圧を持つ前記不揮発性メモリセルのしきい値電圧が第２のしきい値電圧に変化されるまで不揮発性メモリセルにパルス状電圧を与えるための制御手段を含む。 - 特許庁

A variable resistance memory device includes: a memory cell connected to a bit line; and a clamp circuit providing selectively either of first read voltage or second read voltage to the bit line according to an elapsed time from write operation of the memory cell.例文帳に追加

本発明の可変抵抗メモリ装置は、ビットラインに接続されるメモリセルと、前記メモリセルに対する書き込み動作以後からの経過時間によって前記ビットラインに第１読み出し電圧及び第２読み出し電圧のうち、何れか一つを選択的に提供するクランプ回路を含む。 - 特許庁

A three-dimensional stacked nonvolatile semiconductor memory includes: a memory cell array comprised of first and second blocks BK<i>, BK<i+1> disposed side by side in a first direction; and a driver 33L disposed on one end of the memory cell array in a second direction orthogonal to the first direction.例文帳に追加

本発明の例に係る三次元積層不揮発性半導体メモリは、第一方向に並んで配置される第一及び第二ブロックBK<i>, BK<i+1>から構成されるメモリセルアレイと、メモリセルアレイの第一方向に直交する第二方向の一端に配置されるドライバ33Lとを備える。 - 特許庁

A DRAM or ferroelectric memory in a hierarchical bit line configuration is added with a function of data-copying the data of a memory cell connected to a work line designated by a word line activating command (act) through a global bit line to a memory cell connected to the word line designated by a following copy command.例文帳に追加

階層型ビット線構成のDRAMあるいは強誘電体メモリに対して、ワード線活性化コマンド(act)で指定されたワード線に接続するメモリセルのデータを、これに引き続くコピーコマンドで指定されたワード線に接続するメモリセルへ、グローバルビット線を介してデータコピーする機能を付加する。 - 特許庁

When write data includes set data, it is determined, for the memory cell in which the set data is written, whether or not there is an error in read data read from a memory cell and write data, and writing is repeatedly implemented using a first mode of writing data in all memory cells until there is no more error.例文帳に追加

書込データがセットデータを含む場合、セットデータが書き込まれるメモリセルに対し、そのメモリセルから読み込んだ読込データと書込データとに誤りがあるか否かを判定し、誤りがなくなるまで全てのメモリセルに繰り返しデータの書き込みを行う第１モードで書込動作を実施する。 - 特許庁

A write/erase unit of a nonvolatile semiconductor storage device supplies a first electric pulse during data write or erase, the first electric pulse having an electric energy to an extent that an physical state of a memory element of the selected memory cell does not transit and accumulating charges relative to a rectifying element of the selected memory cell.例文帳に追加

不揮発性半導体記憶装置の書き込み／消去部は、データの書き込み又は消去の際、選択メモリセルのメモリ素子の物理状態が遷移しない範囲内の電気エネルギーを有し、選択メモリセルの整流素子に対して電荷を蓄積させる第１の電気パルスを供給する。 - 特許庁

The address circuit selects at least one of memory cells, and the write driver generates a reset pulse current to program the memory cell selected by the address circuit into the amorphous state, and also generates a set pulse current to program the memory cell selected by the address circuit into the crystalline state.例文帳に追加

前記アドレス回路は少なくとも一つのメモリセルを選択し、前記ライトドライバはリセットパルス電流を発生してアドレス回路により選択されたメモリセルを非晶質状態にプログラムし、また、セットパルス電流を発生してアドレス回路により選択されたメモリセルを結晶状態にプログラムする。 - 特許庁

The thermally-assisted magnetic memory structure is composed of a first conductor (120) surrounded by cladding (110), a memory cell (170) thermally separated from the first conductor (120) by a thermal resistance region (130), and a second conductor (180) which electrically comes into contact with the memory cell (170).例文帳に追加

クラッディング（１１０）によって包囲された第１の導体（１２０）と、熱抵抗領域（１３０）によって前記第１の導体から熱的に分離されたメモリセル（１７０）と、前記メモリセル（１７０）と電気的に接触する第２の導体（１８０）とからなる熱アシスト型磁気メモリ構造。 - 特許庁

The nonvolatile semiconductor memory device 10 includes a constant current circuit 500 to which write or erase is performed by a current which is subjected to constant current control in writing or erasure in electric processing to the memory cell Mmn in a memory cell array section 100.例文帳に追加

不揮発性半導体メモリ装置１０は、メモリセルアレイ部１００におけるメモリセルＭｍｎに対しての電気的処理による書き込みあるいは消去において、定電流制御された電流によって書き込みあるいは消去が行われる定電流回路５００を備える。 - 特許庁

The controlling circuit selects a second memory cell in which a reading current flowing after the selection transistor is turned on becomes a maximum value as a second reference cell from a second cell array under a state that the same first logic causing the resistance value to increase is stored in all of a plurality of second memory cells.例文帳に追加

制御回路は、複数の第２のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第２のメモリセルを第２の参照セルとして第２のセルアレイから選定する。 - 特許庁

Thereby, a cell current is reduced by raising apparent threshold voltage of a memory cell utilizing substrate bias effect of a MOSFET, judgement of threshold voltage of a memory cell at the time of erasing verifying operation is performed by the same judging current as a current at the time of writing verifying operation.例文帳に追加

これにより、ＭＯＳＦＥＴの基板バイアス効果を利用して見かけ上のメモリセルのしきい値電圧を上昇させることでセル電流を低減し、消去ベリファイ動作時のメモリセルのしきい値電圧の判定を、書き込みベリファイ動作時と同一の判定電流で行う。 - 特許庁

When the memory cell array U is accessed, the reference cell RCELLL is selected; when the potential of the bit line BITLn is reduced to an L level, a pre-charge signal PCGU becomes the L level, a read operation from the memory cell array U is stopped, and the next precharging is performed.例文帳に追加

メモリセルアレイＵがアクセスされるときには、リファレンスセルＲＣＥＬＬＬが選択され、ビット線ＢＩＴＬｎの電位がＬレベルに低下すると、プリチャージパルス信号ＰＣＧＵがＬレベルになり、メモリセルアレイＵからの読み出し動作が停止するとともに次のプリチャージが行われる。 - 特許庁

A controlling circuit selects a first memory cell in which a reading current flowing after a selection transistor is turned on becomes a maximum value as a first reference cell from a first cell array under a state that the same first logic causing a resistance value to increase is stored in all of a plurality of first memory cells.例文帳に追加

制御回路は、複数の第１のメモリセルの全てに抵抗値が大きくなる同じ第１の論理を記憶させた状態で、選択トランジスタをオンして流れる読み出し電流が一番大きくなる第１のメモリセルを第１の参照セルとして第１のセルアレイから選定する。 - 特許庁

Defective addresses are written in four groups of cell rows to be arranged corresponding to each permutation decision part 3100.1-3100.6 only when a defective memory cell is found which differing in address from at least either of the line address and row address of a defective memory cell which has already been stored.例文帳に追加

各置換判定部３１００．１〜３１００．６に対応して設けられる４組の記憶セル列には、すでに記憶している不良メモリセルの行または列アドレスの少なくとも１方と異なるアドレスの不良メモリセルが発見された時にのみ、不良アドレスが書きこまれる。 - 特許庁

A peripheral circuit region 2 comprises a first smoothing capacitor region 12 where a plurality of first smoothing capacitors 21 are arranged to surround the circumference of a memory cell region 1, and shield the memory cell region 1 from the outside; and a second smoothing capacitor region 13 where a plurality of second smoothing capacitors 22 are disposed at a portion separated from the memory cell region 1.例文帳に追加

周辺回路領域２は、メモリセル領域１の周囲を囲み、メモリセル領域１を外部から遮蔽するように複数の第１の平滑キャパシタ２１が配設されてなる第１の平滑キャパシタ領域１２と、メモリセル領域１から離間した部位で複数の第２の平滑キャパシタ２２が配設されてなる第２の平滑キャパシタ領域１３とを備えている。 - 特許庁

The semiconductor device comprises a protective element region 13 and a memory cell region 12 which are formed separately across an element separation region 14 on a first conductive region 1, a MONOS memory cell formed on the memory cell region 12, a MOS transistor formed on the protective element region 13, and a first conductive diffusion layer 5 formed in the protective element region 13.例文帳に追加

第１導電型領域１上に素子分離領域１４で分離形成された保護素子領域１３およびメモリセル領域１２と、メモリセル領域上に形成されたＭＯＮＯＳ型メモリセルと、保護素子領域上に形成されたＭＯＳ型トランジスタと、保護素子領域に形成された第１導電型拡散層５とを備える。 - 特許庁

Since the control circuit performs such control that storage information is read out from the nonvolatile memory cell to be refreshed and the read out storage information is written in the same nonvolatile memory cell without erasing operation, for example, wear leveling processing in which an other nonvolatile memory cell in which the storage information is to be written is specified is not required.例文帳に追加

そして、制御回路は、リフレッシュ対象となる不揮発性メモリセルから記憶情報を読出し、消去動作を行わずに、読出した記憶情報を同一の不揮発性メモリセルに書込むための制御を行うから、例えば記憶情報の書込み対象となる別の不揮発性メモリセルを特定するようなウエアレベリング処理を行うことを要しない。 - 特許庁

A counter counts a number N_H of the memory cells having a resistance higher than a resistance of each reference cell or a number N_L of the memory cells having a resistance lower than the resistance of each reference cell on the basis of the result of detecting data of the plurality of memory cells storing first logical data using each reference cell storing the first logical data.例文帳に追加

カウンタは、第１の論理データを格納する複数のメモリセルのデータを該第１の論理データを格納する参照セルを用いて検出した結果に基づいて、参照セルの抵抗値よりも高い抵抗値を有するメモリセルの個数Ｎ_Ｈまたは参照セルの抵抗値よりも低い抵抗値を有するメモリセルの個数Ｎ_Ｌをカウントする。 - 特許庁

A sense amplifier, connected to the first bit line and the second bit line via a transistor for a switch, when the transistor is in an ON state, reads data stored in the memory cell by comparing electric charge accumulated in the first bit line and the second bit line by polarization for the first and the second ferroelectric capacitor for the memory cell chosen in the memory cell block.例文帳に追加

センスアンプは、スイッチ用トランジスタを介して第１及び第２のビットラインに接続され、トランジスタがオン状態となったときに、メモリセルブロックにおいて選択されたメモリセルの第１及び第２の強誘電体キャパシタの分極によって第１及び第２のビットラインに蓄積される電荷を比較することにより、メモリセルに格納されているデータを読み出す。 - 特許庁

Only when an enable signal is activated, a redundancy control circuit 51 disables selection by the normal decoder 28 if the address that is output from the control circuit 24 and the address of a predetermined normal memory cell are matched with each other, and selects at least one redundancy memory cell in the data field and at least one redundancy memory cell in the control field.例文帳に追加

冗長制御回路５１は、イネーブル信号が活性化された場合に限り、制御回路２４から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ２８による選択を禁止し、データフィールドの少なくとも１つの冗長メモリセルと制御フィールドの少なくとも１つの冗長メモリセルを選択する。 - 特許庁

The defective memory cell is detected by continuing dummy read operation on the same memory cell immediately after write operation on the memory cell with an internal clock signal having a frequency increased with respect to a test mode clock signal responsive to each write access request issued according to a test pattern, and surely simulating the worst case.例文帳に追加

テスト・パターンにより発行される各ライト・アクセス要求に応答して、テスト・モード・クロック信号に対して増加された周波数を有する内部クロック信号を使用して、メモリ・セルに対してライト動作直後に、同一のメモリ・セルに対してダミー・リード動作を続け、最悪の場合の状況を確実にシミュレートして、欠陥メモリ・セルを検出する。 - 特許庁

This semiconductor memory comprises a memory cell, a comparison unit comparing a first level in accordance with a state stored by the memory cell with a reference level, and a dummy cell supplying a second level discriminating as that it is not set in the prescribed range when the comparison unit is compared with the reference level to the comparison unit.例文帳に追加

半導体記憶装置は、メモリセルと、メモリセルが記憶する状態に応じた第１のレベルを参照レベルと比較して第１のレベルが所定範囲に設定されているか否かを検出する比較ユニットと、比較ユニットが参照レベルと比較したときに所定範囲に設定されていないと判断する第２のレベルを比較ユニットに供給するダミーセルを含む。 - 特許庁