「N- type」に関連した英語例文の一覧と使い方(24ページ目) - Weblio英語例文検索

An n^--type epitaxial layer 7 is formed on the inner wall surface of the trench 6, and a p^+-type layer 8 is formed on a part opposite to the side wall surface of the trench 6 in the n^--type epitaxial layer 7.例文帳に追加

トレンチ６の内壁面にＮ^−型エピ層７と、Ｎ^−型エピ層７のうちトレンチ６の側壁面と対向する部分の上にＰ^＋型層８を形成する。 - 特許庁

An n^+-type impurity region 32 is formed in between the p^+-type impurity region 33 and the PMOS 15 in the upper surface of the n-type impurity region 28.例文帳に追加

ｐ^＋型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ^＋型不純物領域３２が形成されている。 - 特許庁

The element 24 is a p-n diode, constituted of a p-type well and an n+-type diffused region 26 provided in the p-type well and allows negative charges to escape to a p-side substrate.例文帳に追加

第１の保護素子は、ｐウエルと、ｐウエル内に設けられたｎ^+ 拡散領域２６とから構成されたｐｎダイオードであって、負の電荷をｐ側基板に逃がす。 - 特許庁

In between the p+-type impurity region 33 and the PMOS15, in the upper surface of the n-type impurity region 28, an n+-type impurity region 32 is formed.例文帳に追加

ｐ^+型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ^+型不純物領域３２が形成されている。 - 特許庁

A p-type base region 34 is formed on a surface layer of an n^- type drain layer 33, and an n-type source region 35 is formed on a surface layer of the base region 34.例文帳に追加

ｎ^−型ドレイン層３３の表面層にｐ型ベース領域３４が形成され、ベース領域３４の表面層にｎ型ソース領域３５が形成されている。 - 特許庁

The semiconductor laser device comprises a P-type diffused region 3A provided in an n^--type epitaxial layer 2 of a silicon sub-mount 16, and an n-type diffused region 4A provided in the region 3A.例文帳に追加

シリコンサブマウント１６のＮ^−エピタキシャル層２にＰ型拡散領域３Ａを設け、このＰ型拡散領域３Ａ内にＮ型拡散領域４Ａを設けている。 - 特許庁

On a GaAs substrate 3, an n+ type diffusion region 4 and a p+ type diffusion region 5 joined inside the n+ type diffusion region 4 are formed.例文帳に追加

ＧａＡｓ基板３上には、ｎ＋型拡散領域４と、該ｎ＋型拡散領域４内に接合するようにｐ＋型拡散領域５とが形成されている。 - 特許庁

This semiconductor device is formed of the N-type transistors 4 to 6 connected is succession and has a CMOS formed of the N-type transistors 4 to 6 and the P-type transistors 1 to 3.例文帳に追加

この半導体装置は、Ｎ型トランジスタ４〜６がカスケード接続されており、Ｎ型トランジスタ４〜６とＰ型トランジスタ１〜３と、からＣＭＯＳが形成されるものである。 - 特許庁

Between the p+ type impurity region 33 and the PMOS 15, an n+ type impurity region 32 is formed in the upper surface of the n-type impurity region 28.例文帳に追加

ｐ^+型不純物領域３３とＰＭＯＳ１５との間において、ｎ型不純物領域２８の上面内には、ｎ^+型不純物領域３２が形成されている。 - 特許庁

In a semiconductor laser element 1, an n-type cladding layer 5, an active layer 6, a first p-type cladding layer 7, and a ridge 12 are formed above an n-type semiconductor substrate 2.例文帳に追加

半導体レーザ素子１にはｎ型半導体基板２上にｎ型クラッド層５、活性層６、第１のｐ型クラッド層７、及びリッジ１２が形成されている。 - 特許庁

In an embodiment, an N^- type second semiconductor layer 12 of a first conductivity type is formed on an N^++ type first semiconductor layer 11 in a semiconductor device 10.例文帳に追加

一実施形態によれば、半導体装置１０は、Ｎ^＋＋型の第１半導体層１０上にＮ^−型の第１導電型の第２半導体層１２が形成されている。 - 特許庁

The semiconductor optical element 1 includes a first n-type semiconductor layer 13, the active layer 15, a p-type semiconductor layer 17, and a second n-type semiconductor layer 19.例文帳に追加

半導体光素子１は、第１のｎ型半導体層１３と、活性層１５と、ｐ型半導体層１７と、第２のｎ型半導体層１９とを備える。 - 特許庁

A p-type semiconductor layer 12, whose conductivity is different from the n-type semiconductor layer 3 is formed at the interface between the n-type semiconductor layer 3 and a silicon oxide film 2.例文帳に追加

また、ｎ−型半導体層３と前記シリコン酸化膜２との界面に、ｎ−型半導体層３と導電型の異なるｐ型半導体層１２が形成される。 - 特許庁

The pn junction is formed by an n-type semiconductor layer 9 formed on a semiconductor substrate 7 and a p-type semiconductor layer 10 laminated on the n-type semiconductor layer.例文帳に追加

このｐｎ接合部は、半導体基板７に形成されたｎ型半導体層９とその上に積層されたｐ型半導体層１０とにより構成されている。 - 特許庁

A diode which is composed of a p-type diffusion layer 9 and an n^--type epitaxial layer 2 is formed in a region of the n-type epitaxial layer 2 immediately beneath the laser diode 11.例文帳に追加

レーザダイオード１１の直下のｎ^−型エピタキシャル層２の領域に、ｐ型拡散層９とｎ^−型エピタキシャル層２とにより構成されるダイオードを形成する。 - 特許庁

Its lower part and its periphery of the p-type collector region are electrically isolated from the substrate by an n-type lower part isolation region 78 and by an n-type circular isolation region 80, respectively.例文帳に追加

ｐ型コレクタ領域は、下部がｎ型下部分離領域７８によって、周囲がｎ型環状分離領域８０によって、基板から電気的に分離されている。 - 特許庁

Consequently, the generation of a reactive-current path can be prevented from the n-type InP clad layer 12 to a p-type InP clad layer 2 via the n-type InP current blocking layer 10.例文帳に追加

これにより、ｎ型InPクラッド層１２からｎ型InP電流ブロック層１０を経由して、ｐ型InPクラッド層２に至る無効電流経路の発生を防ぐことができる。 - 特許庁

A second vertical bipolar transistor 2 is also composed of a second N-type emitter region 23, a second P-type base region 22, and a second N-type collector region 21.例文帳に追加

第２縦型バイポーラトランジスタ２も、Ｎ型の第２エミッタ領域２３と、Ｐ型の第２ベース領域２２と、Ｎ型の第２コレクタ領域２１とにより構成されている。 - 特許庁

When N^+ type impurities for forming an N^+ type buried diffusion layer 11 on a P type substrate 10 are embedded, an oxide film 101 is removed in a specified opening pattern A.例文帳に追加

Ｐ型基板１０上にＮ＋型埋め込み拡散層１１を形成するＮ＋型不純物を埋め込む際に、酸化膜１０１を所定の開口パターンＡで除去する。 - 特許庁

In other words, under the boundary region of the base contact region 14, the P-type base region 12 and the N-type region 21 constitute a P-N type parasitic diode.例文帳に追加

言い換えれば、ベースコンタクト領域１４の境界部の下方において、Ｐ型のベース領域１２およびＮ型領域２１によりＰＮ型の寄生ダイオードが形成されている。 - 特許庁

The right side surface 30b faces a second n-type semiconductor region 22b disposed below the Schottky junction Jb, and the left side surface 30a faces a first n-type semiconductor region 22a disposed below the pn junction 13 between the n-type semiconductor region 22 and p-type semiconductor region 14.例文帳に追加

右側面３０ｂは、ショットキー接合Ｊｂの下方に位置する第２n型半導体領域２２ｂに対向しており、左側面３０ａは、n型半導体領域２２とp型半導体領域１４とのpn接合１３の下方に位置する第１n型半導体領域２２ａに対向している。 - 特許庁

Between a substrate 101 and an active layer 106, a first nitride semiconductor layer 103 of n-type, a second nitride semiconductor 104 which comprises n-type impurity to form an n-type electrode and comprises a third nitride semiconductor layer 105 of an n-type in this order starting from the substrate 101 side.例文帳に追加

基板と活性層との間に基板側から順にｎ型の第１の窒化物半導体層と、ｎ型不純物を有しｎ型電極が形成される第２の窒化物半導体と、ｎ型の第３の窒化物半導体層とを有する窒化物半導体素子である。 - 特許庁

An N type region is formed which is contacted with part of a gate oxide film and a field oxide film formed between source and drain electrodes, and which has an impurity concentration higher than an N type impurity concentration of an SOI substrate until the N type region is brought into contact with an N type diffusion layer contacted with the drain electrode.例文帳に追加

ゲート酸化膜の一部及びソース電極とドレイン電極間に構成されたフィールド酸化膜に接触し、ドレイン電極に接するＮ型拡散層に接触するまで、ＳＯＩ基板のＮ型の不純物濃度よりも高い不純物濃度を有するＮ型の領域を形成する。 - 特許庁

The solid-state imaging device includes an electric charge storage region including an n-type intermediate impurity region 11 the depth of which is deeper than the depth of an n^+-type impurity region 12 of an n-type silicon substrate 8, and shallower than the depth of an n-type impurity region 10.例文帳に追加

この固体撮像装置は、ｎ型シリコン基板８のｎ^＋型不純物領域１２の深さよりも大きく、かつ、ｎ型不純物領域１０の深さよりも小さい深さを有するｎ型中間不純物領域１１を含む電荷蓄積領域を備えている。 - 特許庁

In the semiconductor device, an embedded N-type region comprising a silicon region including high N-type impurities is disposed at a lower portion of a channel region in the N-type MOS transistor for ESD protection for protecting the N-type MOS transistor of an internal element and the other internal elements from a breakdown due to ESD.例文帳に追加

内部素子のＮ型ＭＯＳトランジスタやその他の内部素子をＥＳＤによる破壊から保護するためのＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル領域の下部に、濃いＮ型の不純物を有するシリコン領域からなる埋め込みＮ型領域を配置した半導体装置とした。 - 特許庁

The right side surface 30b faces a second n-type semiconductor region 22b disposed below the Schottky junction Jb, and the left side surface 30a faces a first n-type semiconductor region 22a disposed below the pn junction 13 between the n-type semiconductor region 22 and the p-type semiconductor region 14.例文帳に追加

右側面３０ｂは、ショットキー接合Ｊｂの下方に位置する第２n型半導体領域２２ｂに対向しており、左側面３０ａは、n型半導体領域２２とp型半導体領域１４とのpn接合１３の下方に位置する第１n型半導体領域２２ａに対向している。 - 特許庁

An N-type diffusion layer 8 of the protection element 1 and an N-type diffusion layer 19 of the MOS transistor 15 are formed in the same process, while a diffusion width W3 of the N-type diffusion layer 8 is larger than a diffusion width W4 of the N-type diffusion layer 19.例文帳に追加

そして、保護素子１を構成するＮ型の拡散層８とＭＯＳトランジスタ１５を構成するＮ型の拡散層１９を同一工程で形成するが、Ｎ型の拡散層８の拡散幅Ｗ３が、Ｎ型の拡散層１９の拡散幅Ｗ４よりも広くなる。 - 特許庁

The ESD protection element has an n-type well region 19 superposed on the formation position of a contact hole 15a below an n-type drain region 15, and the MOS transistor has an n-type low concentration impurity region 17 superposed on the formation position of a contact hole 7a below an n-type drain region 7.例文帳に追加

静電保護素子はＮ型ドレイン領域１５の下にコンタクトホール１５ａの形成位置に重畳してＮ型ウェル領域１９を備え、ＭＯＳトランジスタはＮ型ドレイン領域７の下にコンタクトホール７ａの形成位置に重畳してＮ型低濃度不純物領域１７を備えている。 - 特許庁

To provide an n-type diffusion layer forming composition capable of forming an n-type diffusion layer in a specific part without forming an unwanted n-type diffusion layer, in a manufacturing process of a solar cell element using a silicon substrate, a method for manufacturing the n-type diffusion layer, and a method for manufacturing a solar cell element.例文帳に追加

シリコン基板を用いた太陽電池素子の製造工程において、不要なｎ型拡散層を形成させることなく特定の部分にｎ型拡散層を形成するｎ型拡散層形成組成物、ｎ型拡散層の製造方法、及び太陽電池素子の製造方法の提供。 - 特許庁

In the manufacturing method of the semiconductor device, metal silicide films 64 are so formed by a silicide process on a gate electrode 30 and an n^+-type source region 53 of an LDMOSFET as to form no metal silicide film on an n^--type offset drain region 33, an n-type offset drain region 51, and n^+-type drain region 52.例文帳に追加

ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ^+型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ^+型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。 - 特許庁

To provide an n type diffusion layer formation composition, a manufacturing method of an n type diffusion layer, and a manufacturing method of solar cells which form the n type diffusion layer at a specific area without forming unnecessary n type diffusion layers in a manufacturing process of the solar cells using silicon substrates.例文帳に追加

シリコン基板を用いた太陽電池セルの製造工程において、不要なｎ型拡散層を形成させることなく特定の部分にｎ型拡散層を形成するｎ型拡散層形成組成物、ｎ型拡散層の製造方法、及び太陽電池セルの製造方法の提供。 - 特許庁

A first contact layer 12 consisting of a high density n type GaAs, an active layer 13 consisting of a low density n type GaAs and a second contact layer 14 consisting of a high density n type InGaAlP are sequentially stacked on a semiconductor substrate 11 consisting of a high density n type GaAs.例文帳に追加

高濃度ｎ型ＧａＡｓからなる半導体基板１１上に、高濃度ｎ型ＧａＡｓからなる第１のコンタクト層１２、低濃度ｎ型ＧａＡｓからなる活性層１３、及び高濃度ｎ型ＩｎＧａＡｌＰからなる第２のコンタクト層１４の順に積層する。 - 特許庁

In this case, the trench 27 comes into contact with the P- and N-type base regions 31, and 32 while crossing over from an end section 32a at a side close to an N-type drain region 33 of the N-type source region 32 to an end section 32b at a side apart from the N-type drain region 33.例文帳に追加

このとき、トレンチ２７が、Ｎ型ソース領域３２のＮ型ドレイン領域３３に近い側の端部３２ａから、Ｎ型ドレイン領域３３から離れた側の端部３２ｂまで横切る状態で、Ｐ型ベース領域３１及びＮ型ソース領域３２と接する構造とする。 - 特許庁

A first epitaxial layer 31 whose conduction type is n-type is formed by epitaxial growth on a first region 2 whose conduction type is p-type.例文帳に追加

導電型がＰ型の第１領域２の上に、エピタキシャル成長により、導電型がＮ型である第１エピタキシャル層３１が形成される。 - 特許庁

A light-emitting device 100 comprises: an n-type GaN semiconductor base 113; a plurality of n-type GaN rod-shaped semiconductors 121 formed spaced apart from one another on the n-type GaN semiconductor base 113 in an upright position; and a p-type GaN semiconductor layer 123 covering the n-type GaN rod-shaped semiconductors 121.例文帳に追加

この発光素子１００は、ｎ型ＧａＮ半導体基部１１３と、ｎ型ＧａＮ半導体基部１１３上に立設状態で互いに間隔を隔てて形成された複数のｎ型ＧａＮ棒状半導体１２１と、ｎ型ＧａＮ棒状半導体１２１を覆うｐ型ＧａＮ半導体層１２３とを備えた。 - 特許庁

In the nitride semiconductor element comprising an active layer between an n type nitride semiconductor and a p type nitride semiconductor, the n type nitride semiconductor has an n type multilayer film layer obtained by laminating an n type contact layer made of an AlgGa1-gN (0≤g≤0.2), a GaN layer and an InpGa1-pN (0<p<1) layer.例文帳に追加

ｎ型窒化物半導体とｐ型窒化物半導体との間に、活性層を有する窒化物半導体素子において、ｎ型窒化物半導体は、ＡｌｇＧａ１−ｇＮ（０≦ｇ≦０．２）からなるｎ型コンタクト層と、ＧａＮ層とＩｎ_pＧａ_1-pＮ（０＜ｐ＜１）層とが積層されてなるｎ型多層膜層とを含む。 - 特許庁

A light-emitting element 100 comprises: an n-type GaN semiconductor substrate 113; a plurality of n-type GaN rod-shaped semiconductors 121 formed apart from one another in an upright state on the n-type GaN semiconductor substrate 113; and a p-type GaN semiconductor layer 123 covering the n-type GaN rod-shaped semiconductors 121.例文帳に追加

この発光素子１００は、ｎ型ＧａＮ半導体基部１１３と、ｎ型ＧａＮ半導体基部１１３上に立設状態で互いに間隔を隔てて形成された複数のｎ型ＧａＮ棒状半導体１２１と、ｎ型ＧａＮ棒状半導体１２１を覆うｐ型ＧａＮ半導体層１２３とを備えた。 - 特許庁

In the power semiconductor device as an IEGT, a p-type collector layer 13, an n-type buffer layer 14 and a n-type base layer 15 are formed on a collector electrode in this order, and a main cell 21 and a dummy cell 22 are alternately provided on an upper surface of the n-type base layer 15 along a direction parallel to the n-type base layer 15.例文帳に追加

ＩＥＧＴである電力用半導体装置において、コレクタ電極上にｐ型コレクタ層１３、ｎ型バッファー層１４、ｎ型ベース層１５をこの順に設け、ｎ型ベース層１５上に、ｎ型ベース層１５の上面に平行な方向に沿ってメインセル２１及びダミーセル２２を交互に設ける。 - 特許庁

Dopants, for example an n-type dopant like Ga which is an element of group III and p-type dopant like N which is an element of group V, are doped on a ZnO crystal layer, wherein the n-type dopant is more than the p-type dopant and the n-type dopant is dorped at the impurity concentration of 1×1018 cm-3 or higher.例文帳に追加

ＺｎＯ結晶層にドーパントとして、たとえばＧａのようなIII族元素などのｎ型ドーパントと、たとえばＮのようなＶ族元素などのｐ型ドーパントとがドーピングされ、そのｎ型ドーパントがｐ型ドーパントより多く、かつ、ｎ型ドーパントが１×１０^18ｃｍ^-3以上の不純物濃度にドーピングされている。 - 特許庁

After p-type impurities have diffused from one main surface of a pair of main surfaces of an n-type substrate 1 and a p-n junction is formed, mesa-type grooves 5 are formed in the n-type substrate 1 so as to expose the p-n junction in prescribed regions, and glass films 7 are applied to the mesa-type groove 5.例文帳に追加

一対の主表面を有するｎ型基板１の一方の主表面からｐ型の不純物を拡散してｐｎ接合を形成した後に、一方の主表面から所定の領域にｐｎ接合が露出するようにｎ型基板１にメサ型の溝５を設け、このメサ型の溝５にガラス被膜７を形成する。 - 特許庁

A semiconductor integrated circuit device forms a memory cell of an n-channel MISFETQ_L including an n-type gate electrode 10N made of a polycrystalline silicon film with impurities having an n-type conductivity type introduced, and an n-channel MISFETQ_H including a p-type gate electrode 10P made of a polycrystalline silicon film with impurities having a p-type conductivity type introduced.例文帳に追加

ｎ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｎ型ゲート電極１０Ｎを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｌと、ｐ型の導電型を有する不純物が導入された多結晶シリコン膜からなるｐ型ゲート電極１０Ｐを備えるｎチャネル型のＭＩＳＦＥＴＱ_Ｈとからメモリセルを形成する。 - 特許庁

An n^+-type impurity region 52 is formed in an n^--type semiconductor layer 2 in a high potential island region 201 partitioned by a p-type impurity region 3, and first field plate 55a-55e and a plurality of second field plates are formed in multiplex above the n^--type semiconductor layer 2 between the n^+-type impurity region 52 and the p-type impurity region 3.例文帳に追加

ｐ不純物領域３で区分された高電位島領域２０１内のｎ^-半導体層２にはｎ^+不純物領域５２が形成されており、ｎ^+不純物領域５２とｐ不純物領域３との間のｎ^-半導体層２の上方には第１フィールドプレート５５ａ〜５５ｅと複数の第２フィールドプレートとが多重に形成されている。 - 特許庁

The gate interconnection 14 and the source interconnection 13 are each connected to a different N^+-type region 10, the planar shapes of two P-type regions 11 adjacent to the N^+-type region 10 differ between the N^+-type regions 10, and the planar shapes of the two N^+-type regions 10 adjacent to the P-type region 11 differ.例文帳に追加

ゲート配線１４およびソース配線１３は、それぞれ異なるＮ^＋型領域１０に接続されており、それらのＮ^＋型領域１０の間において、Ｎ^＋型領域１０に接する２つのＰ型領域１１の平面形状が異なり、Ｐ型領域１１に隣接する２つのＮ^＋型領域１０の平面形状が異なっている。 - 特許庁

The value of N of an N×N type WGR element becomes maximum for an input signal channel having an equal interval in frequency or wavelength.例文帳に追加

Ｎ×Ｎ型ＷＧＲ素子のＮの値は、周波数または波長において等間隔な入力信号チャネルに対して最大となる。 - 特許庁

On a part exposed form the current constriction insulating layer 17 of the n-type guide layer 16, an n-type regrowth interface regulation layer 18 having a composition substantially similar to that of the n-type guide layer 16 is formed.例文帳に追加

ｎ型ガイド層１６の電流狭窄絶縁層１７から露出する部分上には、ｎ型ガイド層１６とほぼ同等の組成を持つｎ型の再成長界面調整層１８が形成されている。 - 特許庁