「PHY」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

The transmission line terminating apparatus includes: first and second PHY function parts 6, 7 to which two lines are connected one by one; first and second HWY cards 1, 11 which are respectively independent; and an SW function part 5 for switching connection between the PHY function parts 6, 7 and the HWY cards 1, 11.例文帳に追加

２本の回線が１本ずつ接続された第１及び第２のＰＨＹ機能部６，７と、それぞれ独立した第１及び第２のＨＷＹカード１，１１と、ＰＨＹ機能部６，７とＨＷＹカード１，１１との間の接続を切り替えるためのＳＷ機能部５を備える。 - 特許庁

In the case that a TxCLAV signal line of a UTOPIA bus is pulled up to a high level and a transmission section 10 being a bus master broadcast-transfers ATM cells to a plurality of PHY function sections #00, #01, ..., each PHY function section drives no TxCLAV signal line.例文帳に追加

ＵＴＯＰＩＡバスのＴｘＣＬＡＶ信号線をハイレベルにプルアップしておき、バスマスタである送信部１０から複数のＰＨＹ機能部＃００、＃０１・・・へＡＴＭセルを同報転送するときには、各ＰＨＹ機能部はＴｘＣＬＡＶ信号線を駆動しない。 - 特許庁

When the presence of time dependent interference is determined, based on the transmission line status information or packet error detection information fetched via a register 113 for CPU I/F, a PHY mode that is to be used in each zone is determined for each communicating party and set through a CPU bus to a PHY mode table 115.例文帳に追加

時間依存性の干渉があると判定するとき、CPU I/F用レジスタ１１３を経由して取り込んだ伝送路状態情報またはパケットエラー検出情報に基づいて、通信相手毎に、各ゾーンで使用すべきＰＨＹモードを決定し、ＣＰＵバスを通じてＰＨＹモードテーブル１１５に設定する。 - 特許庁

A calibration pulse with length equivalent to an anticipated maximum delay time is transmitted from an RF block to a PHY block via an interface and the delay time is compensated according to delay of a pulse looped back from the PHY block to the RF block via the interface and an original calibration pulse.例文帳に追加

予想される最大遅延時間に相当する長さのキャリブレーション・パルスをインターフェース経由でＲＦブロックからＰＨＹブロックへ送出し、インターフェース経由でＰＨＹブロックからＲＦブロックへループバックされるパルスと元のキャリブレーション・パルスとの遅延に基づいて遅延時間を補償する。 - 特許庁

A clock controller 53 outputs a reference clock signal REFCLK from a reference clock signal generation circuit 3 to the PHY circuit 52 in an L0 state, and meanwhile, controls a switch SW to output a clock signal CL2 from a generation circuit 54 to the PHY circuit 52 in the L1 state and stops the operation of the reference clock signal generation circuit 3.例文帳に追加

クロックコントローラ５３は、Ｌ０ステートにおいて基準クロック信号発生回路３からの基準クロック信号ＲＥＦＣＬＫをＰＨＹ回路５２に出力する一方、Ｌ１ステートにおいて発振回路５４からのクロック信号ＣＬ２をＰＨＹ回路５２に出力するようにスイッチＳＷを制御するとともに基準クロック信号発生回路３の動作を停止する。 - 特許庁

The device 1 also includes a collision monitoring unit 8 for detecting the occurrence of a collision in the PHY/MAC block 3 and counting the number of collision frames encountered collisions; and a main signal link control unit 9 for performing link-down control on the PHY/MAC block 3 if the number of collision frames being counted per unit time exceeds a predetermined threshold.例文帳に追加

また、ＰＨＹ・ＭＡＣブロック３におけるコリジョン発生を検出し、コリジョンが発生したコリジョンフレーム数をカウントするコリジョン監視部８と、単位時間当たりのカウントされたコリジョンフレーム数が所定の閾値を超えた場合、ＰＨＹ・ＭＡＣブロック３に対してリンクダウンの制御を行う主信号リンク制御部９と、を有する。 - 特許庁

Also, a CPU 302 of a network part 2008 controls the MAC/PHY 302 so as to switch the link down state to the link up state as the normal mode is switched to the deep sleep mode and controls the MAC/PHY 302 so as to have a switch HUB 1004 transmit a MAC address necessary for having an image forming apparatus 1003 participate in a VLAN 1.例文帳に追加

また、ネットワーク部２００８のＣＰＵ３０２は、通常モードからディープスリープモードに切り替えられたことに応じて、リンクダウン状態をリンクアップ状態へ切り替えるようＭＡＣ／ＰＨＹ３０２を制御するとともに、画像形成装置１００３をＶＬＡＮ１に参加させるために必要なＭＡＣアドレスをスイッチＨＵＢ１００４に送信させるようＭＡＣ／ＰＨＹ３０２を制御する。 - 特許庁

The transmission section is provided with: a PHY state machine 11 for generating a control code; a BUS_-RESET generation request generating circuit 13 that generates a BUS_-RESET generation request signal (information code); and a multiplexer 15 that selects and transmits either code of the control code and the information code under the control of the PHY state machine 11.例文帳に追加

該送信部は、制御コードを生成するＰＨＹステートマシン１１と、ＢＵＳ＿ＲＥＳＥＴ発生要求信号（情報コード）を生成するＢＵＳ＿ＲＥＳＥＴ発生要求生成回路１３と、前記制御コードおよび前記情報コードのうち何れか１つのコードをＰＨＹステートマシン１１の制御により選択して送信するマルチプレクサ１５とを備える。 - 特許庁

A macro block MB2 including a physical layer circuit PHY for communication perform transmission/reception to/from a macro block MB1 at a clock frequency CF1.例文帳に追加

通信用の物理層回路ＰＨＹを含むマクロブロックＭＢ２は送受信処理をマクロブロックＭＢ１との間でクロック周波数ＣＦ１で行う。 - 特許庁

The high-speed I/F circuit block HB includes a physical layer circuit PHY including a receiver circuit and a logic circuit HL for high-speed I/F including a serial/parallel conversion circuit.例文帳に追加

高速Ｉ／Ｆ回路ブロックＨＢは、レシーバ回路を含む物理層回路ＰＨＹと、シリアル／パラレル変換回路を含む高速Ｉ／Ｆ用ロジック回路ＨＬを含む。 - 特許庁

HIGH-SPEED ETHERNET MAC AND PHY APPARATUS COMPRISING FILTER-BASED ETHERNET PACKET ROUTER HAVING PRIORITY QUEUE, AND SINGLE OR MULTIPLE TRANSPORT STREAM INTERFACE例文帳に追加

優先待ち行列を伴うフィルタベースのイーサネット・パケット・ルータを備えた高速イーサネットＭＡＣとＰＨＹ装置および単一もしくは多数のトランスポート・ストリーム・インターフェース - 特許庁

The integrated circuit device 10 comprises: a high speed I/F circuit block HB including a physical layer circuit PHY performing data transfer through a serial bus; and at least one other circuit block.例文帳に追加

集積回路装置１０は、シリアルバスを介してデータ転送を行う物理層回路ＰＨＹを含む高速Ｉ／Ｆ回路ブロックＨＢと、少なくとも１つの他の回路ブロックを含む。 - 特許庁

The high-speed I/F circuit block HB includes a physical layer circuit PHY that receives data with the use of a differential signal and a link controller LKC that processes a link layer.例文帳に追加

高速Ｉ／Ｆ回路ブロックＨＢは、差動信号を用いてデータを受信する物理層回路ＰＨＹと、リンク層の処理を行うリンクコントローラＬＫＣを含む。 - 特許庁

The period measuring circuit 50 receives a pulse signal PHY outputted from a self-timer 4 and a clock signal CLK inputted from the outer pin.例文帳に追加

周期測定回路５０は、セルフタイマー４０から出力されたパルス信号ＰＨＹと、外部ピンから入力されたクロック信号ＣＬＫとを受ける。 - 特許庁

Thus the number of PHY layer functions in subscriber interface functions 2A to 2N is increased to 32×N to connect them to the ATM layer function 1.例文帳に追加

これにより、ＡＴＭレイヤ機能１に対して加入者インタフェース機能２Ａ〜２Ｎ内のＰＨＹレイヤ機能を３２×Ｎに増大して接続可能となる。 - 特許庁

To provide a polling control apparatus and a method with a comparatively simple configuration capable of selecting any of a plurality of PHY layer apparatuses connected to an ATM layer apparatus and performing polling with equality of opportunity.例文帳に追加

本発明の課題は、ＡＴＭレイヤ機器に接続された複数のＰＨＹレイヤ機器の選択及びポーリングを機会均等に行い得る比較的簡易な構成のポーリング制御装置及び方法を提供することである。 - 特許庁

The scanning output line of the scanning driver block SB is wired over the link controller LKC and detours the physical layer circuit PHY, from the scanning driver block SB to the scanning driver pad placing region PR.例文帳に追加

走査ドライバブロックＳＢの走査出力線が、物理層回路ＰＨＹを迂回してリンクコントローラＬＫＣ上を、走査ドライバブロックＳＢから走査ドライバ用パッド配置領域ＰＲに対して配線される。 - 特許庁

Each of the communication control units 2, 4 has a PHY processing unit 5a, 5b for performing processing of a packet physical layer and a MAC processing unit 6a, 6b for performing processing of a packet MAC layer.例文帳に追加

通信制御部２及び４は、それぞれ、パケットの物理層の処理を行うＰＨＹ処理部５ａ及び５ｂと、パケットのＭＡＣ層の処理を行うＭＡＣ処理部６ａ及び６ｂとを備える。 - 特許庁

The encoding system is detected by a system CTLCPU 111 from a reproduction signal supplied by a reproduction signal processing circuit 109 to supply the AV data of the detected system to 1394 PHY 112e.例文帳に追加

再生信号処理回路１０９より供給される再生信号から、システムＣＴＬＣＰＵ１１１にて符号化方式を検出して、検出した方式のＡＶデータを１３９４ＰＨＹ１１２ｅに供給する。 - 特許庁

The mobile DDR 310 and the DDR2 (320) are connected to the physical layer (PHY) block 220 of a memory controller 200 without signal termination.例文帳に追加

メモリコントローラ２００の物理層（ＰＨＹ）ブロック２２０にはモバイルＤＤＲ３１０およびＤＤＲ２（３２０）が信号終端せずに接続される。 - 特許庁

In a step S23, a data processing part calculates a physical block number Nphy on the basis of the logical address Nlog and values NBASE and NNUL in mapping reference information.例文帳に追加

ステップＳ２３において、データ処理部は、論理アドレスＮ_log とマッピング基準情報中の値Ｎ_BASE，Ｎ__MUL に基づいて物理ブロック番号Ｎ_phy を算出する。 - 特許庁

The controller sets the IF to be connected the PHY(Y) to the LAN by validating the MAC(Y) and invalidating the MII0.例文帳に追加

制御装置は、ルーティングを行う一方、ＭＡＣ（Ｙ）を有効にしてＭＩＩ０を無効にすることにより、ＰＨＹ（Ｙ）に接続されるＩＦをＬＡＮに設定する。 - 特許庁

The controller sets the IF to be connected to the PHY(Y) to the WAN by invalidating the MAC(Y) and validating the MII1 while performing routing.例文帳に追加

制御装置は、ルーティングを行う一方、ＭＡＣ（Ｙ）を無効にしてＭＩＩ１を有効にすることにより、ＰＨＹ（Ｙ）に接続されるＩＦをＷＡＮに設定する。 - 特許庁

The SOC detection unit 33 counts the number, when the PHY function card does not transmit the receiving SOC, after the transfer permission is sent.例文帳に追加

該当ＳＯＣ検出部３３は、転送許可が送出された後に該当ＰＨＹ機能カードが受信ＳＯＣを送出しないことを検出したときに、その回数をカウントする。 - 特許庁

The block B includes the memory PHY, a second CPU, and a command conversion section which issues a command to the memory when receiving a request from the second CPU.例文帳に追加

ブロックＢは、前記メモリーＰＨＹと、第二ＣＰＵと、前記第二ＣＰＵのリクエストを受けて前記メモリーに対するコマンドを発行するコマンド変換部と、を含む。 - 特許庁

The period measuring circuit 50 counts the number of components of the clock signal CLK existing between two components being adjacent of the pulse signal PHY, and outputs a counted value Q<0:n> to an output circuit 190.例文帳に追加

そして、周期測定回路５０は、パルス信号ＰＨＹの隣接する２つの成分間に存在するクロック信号ＣＬＫの成分個数をカウントし、そのカウント値Ｑ＜０：ｎ＞を出力回路１９０へ出力する。 - 特許庁

A packet network might employ physical (PHY) and medium access control (MAC) layers of a wireless local area network (WLAN) operating in accordance with one or more IEEE 802.11 standards.例文帳に追加

パケット・ネットワークは、１つまたは複数のＩＥＥＥ ８０２．１１標準に従って動作する無線ローカル・エリア・ネットワーク（ＷＬＡＮ）の物理（ＰＨＹ）層およびメディア・アクセス制御（ＭＡＣ）層を使用することができる。 - 特許庁

One station is identified by another station by using bits in the preamble of a packet to indicate which PHY type will be used in the remaining portion of the packet.例文帳に追加

ある端末が、パケットのプリアンブル中のビットを、パケットの残りの部分において如何なるタイプのＰＨＹが使用されることになるかを示すために使用することによって、別の端末によって識別される。 - 特許庁

The clock-supply controller 621 starts the supply of the clock signal RCK_-in when the arrival of packet data is notified by an information signal Rx_-DV from a PHY 61.例文帳に追加

クロック供給制御部６２１は、ＰＨＹ６１からの通知信号Ｒｘ＿ＤＶによりパケットデータが到来したことが通知されると、クロック信号ＲＣＫ＿ｉｎの供給を開始する。 - 特許庁

The central processing unit 44 sets the data transmission speed of the wireless LAN-PHY unit 48, depending on the number of the requests to transmit the information that has been set to the wireless communication terminal 14, in addition to the control signals.例文帳に追加

中央演算処理装置４４は、上記再送要求数に応じて無線ＬＡＮ−ＰＨＹ部４８のデータ伝送レートを設定し、その設定情報を制御信号に加えて無線通信端末１４へ送信する。 - 特許庁

In a DVD player 50, video/audio signals are outputted from a PHY block 902 and are further outputted from an optical radio transmission part 16 to the outside.例文帳に追加

ＤＶＤプレーヤ５０では、ＰＨＹブロック９０２から映像・音声信号が出力され、更に光無線送信部１６から外部に出力される。 - 特許庁

Pieces of data from ports A-D are sequentially stored in Ethernet receiving queues 19A-19D of an Ethernet PHY IC19 included in the power line communication equipment, respectively.例文帳に追加

電力線通信装置に含まれるイーサネットＰＨＹ・ＩＣ１９のイーサネット受信キュー１９Ａ〜１９Ｄには、それぞれポートＡ〜Ｄからのデータが順次記憶される。 - 特許庁

To provide a semiconductor circuit which includes a PHY circuit connected to a link transmission path complying with an PCI Express and greatly reduces power consumption in comparison with the conventional technology in an L1 state.例文帳に追加

ＰＣＩエキスプレスに準拠するリンク伝送路に接続されたＰＨＹ回路を備え、Ｌ１ステートにおいて従来技術に比較して消費電力を大幅に削減できる半導体回路を提供する。 - 特許庁

Bus reset is made occur on the local bus 101, and a self-identification packet is generated by the control part 5 for reporting the connection information of the local bus 104, and transmitted via a dedicated PHY 6.例文帳に追加

ローカルバス１０１にバスリセットを発生させ、ローカルバス１０４の接続情報を通知するために自己識別パケットを制御部５で生成し、専用ＰＨＹ６を介して送信する。 - 特許庁

To transmit data to a plurality of physical layer protocols PHY having a UTOPIA 1 interface from an ATM layer chip with a universe test and operation physical layer interface for ATM UTOPIA level 2 interface.例文帳に追加

ＵＴＯＰＩＡレベル２インタフェースを有する１つのＡＴＭレイヤｃｈｉｐより、ＵＴＯＰＩＡレベル１インタフェースを有する複数のＰＨＹに対しデータの送信を可能とする。 - 特許庁

To provide a method for controlling an I2C bus that makes it possible to forcibly open an I2C interface circuit from a PHY when the circuit is disabled by an SW-RESET.例文帳に追加

ＳＷ−ＲＥＳＥＴにより動作不能状態に陥った場合に、ＰＨＹからＩ２Ｃインタフェース回路を強制的に開放することを可能とする、Ｉ２Ｃバス制御方法を得る。 - 特許庁

A PHY error detecting unit 107 performs error correction for a header portion of packet data, and outputs a result of error detection to a control packet generating unit 109.例文帳に追加

ＰＨＹ誤り検出部１０７は、パケットデータのヘッダ部について誤り検出を行い、誤り検出結果を制御パケット生成部１０９へ出力する。 - 特許庁

This data transfer device transfers the clock signal TXCLK and a transmission signal (e.g. a signal TXDATA) synchronizing with the clock signal TXCLK from an ATM device 21 to a PHY device 22.例文帳に追加

クロック信号TXCLKと、クロック信号TXCLKに同期した送信信号（例えば信号TXDATA）とをＡＴＭデバイス２１からＰＨＹデバイス２２に転送する装置である。 - 特許庁

The line state decision part 4 makes a link-up/link-down decision, based upon data received from the PHY access control part 6, and transmits the decision result to a central processing unit 10.例文帳に追加

回線状態判定部４は、ＰＨＹアクセス制御部６から受信したデータをもとに、リンクアップ／リンクダウンの判定を行い、その判定結果を中央処理装置１０へ送信する。 - 特許庁

A refresh-array activation signal (RFACT) is activated conforming to refresh-request (PHY) and a specific address bit (QAD<11> or QAD<11:10>) of a refresh-address (QAD<11:0>).例文帳に追加

リフレッシュ要求（ＰＨＹ）とリフレッシュアドレス（ＱＡＤ＜１１：０＞）の特定のアドレスビット（ＱＡＤ＜１１＞またはＱＡＤ＜１１：１０＞）とに従ってリフレッシュアレイ活性化信号（ＲＦＡＣＴ）を活性化する。 - 特許庁

To reduce a load on a high-order layer as much as possible by solving relay processing in low-order layers (PHY layer, MAC layer) without depending on the high-order layer for providing a stable and fast wireless network.例文帳に追加

安定した高速な無線ネットワークを提供するために、中継処理を上位レイヤに頼るのではなく下位レイヤ（ＰＨＹ層，ＭＡＣ層）で解決させ、上位レイヤの負荷を極力減らす。 - 特許庁

During a link-up state, a first period 100 in which continuous power supply to the PHY chip and the MAC chip is performed is actualized.例文帳に追加

リンクアップ状態である間は、ＰＨＹチップ及びＭＡＣチップに対する継続的な電力供給が実行される第１期間１００が実現される。 - 特許庁

Each MUX-PDU is padded with one or more null MUX-PDUs and/or one or more padding bytes, if needed, to obtain the PHY packet size.例文帳に追加

必要ならば、ＰＨＹパケットサイズの獲得のため、１つ以上のヌルＭＵＸ−ＰＤＵおよび／または１つ以上のパディングバイトで各ＭＵＸ−ＰＤＵをパディングする。 - 特許庁

A LAN I/F 20 of a networked multifunction machine 3 is equipped with a PHY circuit 23 including a detector 24 to detect a packet, a MAC circuit 22, and a controller 21.例文帳に追加

ネットワーク複合機３が有するＬＡＮ Ｉ／Ｆ２０は、パケットを検出する検出部２４を含むＰＨＹ回路２３と、ＭＡＣ回路２２と、制御部２１とを備える。 - 特許庁

To provide a communication device in which a proper PHY rate can be selected by following variation of a received signal level even under conditions of a randomly changing reception quality.例文帳に追加

受信品質がランダムに変動する状況においても、受信信号レベルの変動に追従して適切なＰＨＹレートを選択できる通信装置を提供する。 - 特許庁