「PHY」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

In the case the integrated circuit device is mounted on the display panel, when an area where a panel test terminal is scheduled to position is made a test terminal scheduled area, a physical layer circuit PHY is disposed in an area not overlapping the test terminal scheduled area, at the lower part of the integrated circuit device.例文帳に追加

表示パネルへの集積回路装置の実装時において集積回路装置の下方にパネルテスト端子が位置する予定の領域を、テスト端子予定領域とした場合に、集積回路装置では、物理層回路ＰＨＹが、テスト端子予定領域とオーバラップしない領域に配置される。 - 特許庁

The selector 11 gives an ATM cell whose VPI/VCI value is discriminated to need rewriting to a general-purpose ATM switch 12, which rewrites the VPI/VCI value and an output selector 13 outputs the resulting ATM cell to output side PHY 3-1 to 3-n.例文帳に追加

ＶＰＩ／ＶＣＩ値の書換えが必要と判定されたＡＴＭセルは汎用ＡＴＭスイッチ１２に送られ、汎用ＡＴＭスイッチ１２でＶＰＩ／ＶＣＩ値の書換えが行われた後に出力選択器１３から出力側のＰＨＹ３−１〜３−ｎに出力される。 - 特許庁

Out of the transmission data given to the MAC processing unit 41, not-yet transmitted transmission data that is given more recently is selected within the range of data amount that can be transmitted by the first slot SL1, and the transmission data thus selected is transmitted to the PHY processing unit 42.例文帳に追加

ＭＡＣ処理部４１に与えられた送信データの内、与えられた時期がより新しい未送信の送信データを、第１スロットＳＬ１により送信可能なデータ量の範囲内で選択し、選択した送信データをＰＨＹ処理部４２に送信させる。 - 特許庁

An SoC connected to an SDRAM controlled by a memory controller and a memory PHY and operable in a normal mode and a power-saving mode includes: a block A to be powered off in the power-saving mode; and a block B not to be powered off in the power-saving mode.例文帳に追加

メモリーコントローラー及びメモリーＰＨＹにより制御されるＳＤＲＡＭと接続し、通常モード及び省電力モードで動作可能なＳｏＣは、省電力モードにおいて電源オフされるブロックＡ及び電源オフされないブロックＢを含む。 - 特許庁

The common voltage pad PC1 is placed on a D3-direction side of the data driver blocks DB1 to DBJ; the common voltage pad PC2 is placed on a D1-direction side of the data driver blocks DB1 to DBJ; and differential input pads PP, PM are placed on a D4-direction side of a physical layer circuit PHY.例文帳に追加

コモン電圧パッドＰＣ１はデータドライバブロックＤＢ１〜ＤＢＪのＤ３方向側に配置され、コモン電圧パッドＰＣ２はデータドライバブロックＤＢ１〜ＤＢＪのＤ１方向側に配置され、差動入力パッドＰＰ、ＰＭは物理層回路ＰＨＹのＤ４方向側に配置される。 - 特許庁

An I/F chip 11 of a communication module 10 is provided with a LINK block 12 and a PHY block 14 in compliance with the IEEE 1394 format, and data transmission and reception based on the IEEE 1394 format is made available through an iLINK terminal 18 and an IEEE 1394 cable 19.例文帳に追加

通信モジュール１０のＩ／Ｆチップ１１は、ＩＥＥＥ１３９４フォーマットに準拠するＬＩＮＫブロック１２とＰＨＹブロック１４を備えており、ｉＬＩＮＫ端子１８，ＩＥＥＥ１３９４ケーブル１９によってＩＥＥＥ１３９４フォーマットのデータ送受信が可能となっている。 - 特許庁

In this computer system having an IEEE1394 interface, a physical layer IC (PHY) 10 is provided with a system power detecting part 11 for detecting the system power, and a bus reset signal issuing part 12 for issuing a bus reset signal to the IEEE1394 cable side.例文帳に追加

本発明のＩＥＥＥ１３９４インタフェースを有するコンピュータシステムは、物理層ＩＣ（ＰＨＹ）１０にシステムパワーを検出するシステムパワー検出部１１と、ＩＥＥＥ１３９４ケーブル側へバスリセット信号を発行するバスリセット信号発行部１２と、を備えている。 - 特許庁

The computer system having an IEEE 1394 interface has a physical layer IC (PHY) 10 comprising a system power detector 11 for detecting a system power, and a bus reset signal issuing unit 12 for issuing a short bus reset (SBR) signal to an IEEE 1394 cable.例文帳に追加

本発明のＩＥＥＥ１３９４インタフェースを有するコンピュータシステムは、物理層ＩＣ（ＰＨＹ）１０にシステムパワーを検出するシステムパワー検出部１１と、ＩＥＥＥ１３９４ケーブル側へショートバスリセット（ＳＢＲ）信号を発行するバスリセット信号発行部１２と、を備えている。 - 特許庁

Bias voltage BIAST having positive temperature dependency is given to a current source (3) deciding an operating current of a refresh-timer (912) issuing refresh-request (PHY), a positive temperature characteristic is given to this current source (3).例文帳に追加

リフレッシュ要求（ＰＨＹ）を発行するリフレッシュタイマ（９１２）の動作電流を決定する電流源（３）に、正の温度依存性を有するバイアス電圧ＢＩＳＴを与え、この電流源（３）の駆動電流を正の温度特性を持たせる。 - 特許庁

This data transfer controller of IEEE1394 is provided with first buses 90, 92 and 94, second buses 96 and 98, third buses 100-109 and a forth bus 110 electrically connected to the application of a poststage, a CPU 66, a PHY chip and a RAM 80.例文帳に追加

ＩＥＥＥ１３９４のデータ転送制御装置において、後段のアプリケーション、ＣＰＵ６６、ＰＨＹチップ、ＲＡＭ８０に電気的に接続される第１のバス９０、９２、９４、第２のバス９６、９８、第３のバス１００〜１０９、第４のバス１１０を設ける。 - 特許庁

Each control signal of a UTOPIA bus 2, for connecting an ATM layer device 1 to a PHY layer device 3, is shared by reception side processing and transmission side processing, and the transmission side processing and the reception side processing are switched alternately through time-division.例文帳に追加

ＡＴＭレイヤデバイス１とＰＨＹレイヤデバイス３との間を接続するＵＴＯＰＩＡバス２の各制御信号を受信側処理と送信側処理とで共用し、送信側処理と受信側処理とを時分割で交互に切り替える。 - 特許庁

A multiplexing/demultiplexing unit 14 multiplexes frame data read from each of buffer units to generate multiplexed frames, and further inserts communication speed information of the Ethernet line to be output from the MAC-PHY unit into a predetermined data region.例文帳に追加

多重分離部１４は各バッファ部から読み出されたフレームデータを多重して多重フレームを生成し、さらにＭＡＣ-ＰＨＹ部から出力されるイーサネット回線の通信速度情報を予め定められたデータ領域に挿入する。 - 特許庁

To provide an apparatus and a method for arbitrating data transmission among devices having SMII standard in which a transfer error caused by data transfer delay is prevented by conquering the limit of a PCB pattern distance between an MAC chip to apply the SMII standard and a PHY chip.例文帳に追加

ＳＭＩＩ規格が適用されるＭＡＣチップとＰＨＹチップとのＰＣＢパターン距離制限を克服し、データ転送遅延による転送エラーを防止するＳＭＩＩ規格による装置間のデータ転送を中継する装置及びその方法を提供する。 - 特許庁

An ATM cell whose VPI/VCI value is discriminated to need no rewriting is sent to an output cell buffer 14, and the output selector 15 outputs the ATM cell stored in the output cell buffer 14 to the output side PHY 3-1 to 3-n sequentially.例文帳に追加

ＶＰＩ／ＶＣＩ値の書換えが不要と判定されたＡＴＭセルは出力セルバッファ１４に送られ、出力セルバッファ１４に蓄積された後に出力選択器１５から出力側のＰＨＹ３−１〜３−ｎに順次出力される。 - 特許庁

To control clocks to be supplied to the respective synchronizing parts, etc., in a circuit on the receiving side by monitoring/detecting a receiving synchronization state and to reduce power consumption by operating minimum required circuits when a port is unused in an ATM-LAN/PHY receiving circuit.例文帳に追加

ＡＴＭ−ＬＡＮ・ＰＨＹ受信回路において、受信同期状態を監視・検出して受信側回路内の各同期部などへ供給するクロックを制御し、ポート未使用時に、必要最小限の回路を動作させて消費電力を削減する。 - 特許庁

The LINK/PHY 14 is provided with a memory, controlled by the FIFO system and the FIFO stores the DV packet supplied from the 1394 port 15, and the FIFO transfers the stored DV packet to a RAM 13 by means of DMA.例文帳に追加

ＬＩＮＫ／ＰＨＹ１４には、ＦＩＦＯ方式に制御されるメモリが設けられており、１３９４ポート１５から供給されたＤＶパケットがＦＩＦＯへ記憶され、記憶されたＤＶパケットはＦＩＦＯからＲＡＭ１３へＤＭＡ転送される。 - 特許庁

A PHY_EN signal to be output from a system interface 23 is turned off by power-on reset, and a clock control part 15 is set so that the output of a second clock generation part 14 can be prevented from being supplied to the Eithernet (R) PHY10.例文帳に追加

パワーオンリセットにより、システムインタフェース２３から出力されるＰＨＹ_ＥＮ信号をオフにして、第２のクロック生成部１４の出力がイーサネット（登録商標）ＰＨＹ１０に供給されないようにクロック制御部１５を設定する。 - 特許庁

A first clock outputting part 210 outputs the clock signal RCK_ps to the judging part 220 only for a prescribed period within the period of the second operation mode when a PHY 100 receives data RXD within the period of the second operation mode.例文帳に追加

第１のクロック出力部２１０は、第２の動作モードの期間内にＰＨＹ１００がデータＲＸＤを受信した場合に、第２の動作モードの期間内の所定の期間だけ判定部２２０にクロック信号ＲＣＫ＿psを出力する。 - 特許庁

In response to an interruption signal generated upon switching from the nonlink state to the link state, content in a register 20 of the PHY 2, i.e. a duplex mode determined through automatic negotiation with a link partner B, is read in by a CPU core 10.例文帳に追加

ＣＰＵコア１０は、非リンク状態からリンク状態に切り替わったときに生じる割り込み信号に応答してＰＨＹ２のレジスタ２０の内容、つまりリンクパートナーＢとの自動ネゴシエーションで決定したデュプレックスモードを読み込む。 - 特許庁

A CPU 2001 controls a MAC/PHY 302 so as to switch a link up state to a link down state as a sleep shift condition is met and to switch a normal mode to a deep sleep mode.例文帳に追加

ＣＰＵ２００１は、スリープ移行条件が成立したことに応じて、リンクアップ状態からリンクダウン状態へ切り替えるようＭＡＣ／ＰＨＹ３０２を制御するとともに、通常モードからディープスリープモードへ切り替えるよう制御する。 - 特許庁

The second radio base station 1B comprises: an RLP section 13B, an SP section 14B and an RP section 15B for inserting an RLP header, an SP header, and an RP header to a packet to be transmitted to the radio terminal 2; and a packet consolidation protocol (PCP)/MAC/PHY section 16B for transmitting the transferred packet to the radio terminal 2.例文帳に追加

第２無線基地局１Ｂは、無線端末２に送信すべきパケットに対し、ＲＬＰヘッダ、ＳＰヘッダ及びＲＰヘッダを挿入するＲＬＰ部１３Ｂ、ＳＰ部１４Ｂ及びＲＰ部１５Ｂと、転送されたパケットを無線端末２に送信するＰＣＰ／ＭＡＣ／ＰＨＹ部１６Ｂとを備える。 - 特許庁

Provided are an LED 1 which illuminates when digital signals are sent and received between a PHY chip 15 and a LINK chip 14 and an LED 2 which illuminates when digital signals are sent and received between the LINK chip 14 and a CPU 11.例文帳に追加

ＰＨＹチップ１５とＬＩＮＫチップ１４との間でディジタル信号が送受信されているときに点灯するＬＥＤ１と、ＬＩＮＫチップ１４とＣＰＵ１１との間でディジタル信号が送受信されているときに点灯するＬＥＤ２とを設けた。 - 特許庁

The controller 21 has a determinator 25 to determine whether a communication terminal 5 is ready to transmit the packet to the machine; and a power controller 26 to stop power supply to the PHY circuit 23 excluding the detector 24, the MAC circuit 22, and the controller 21, when it is determined that the communication terminal 5 is incapable of transmitting the packet to the machine.例文帳に追加

制御部２１は、通信端末５がパケットを自機へ送信することが可能な状態か否かを判定する判定部２５と、通信端末５がパケットを自機へ送信することが不可能な状態であると判定された場合に、検出部２４を除くＰＨＹ回路２３、ＭＡＣ回路２２、及び制御部２１に対する電力の供給を停止する電力制御部２６とを有する。 - 特許庁

To provide a wireless communication system which sets a communication rate, based on the transmission state of a wireless space, immediately prior to a transmission, using advantages of RBAR performing stable high-rate communication, and controls the transmission rate in terms of the frame use, in a simple frame structure so that RSH and HCS of MAC header are not used, and only data transmission rate need be considered, even in PHY.例文帳に追加

無線通信システムに於いて、ＲＢＡＲの利点である送信直前の無線空間の伝搬状態を基に通信レートを設定することで安定した高レート通信を可能とし、フレームの使い方については、ＭＡＣヘッダのＲＳＨ及びＨＣＳは使用せず、又ＰＨＹに於いてもデータの伝送レートのみを考慮するだけでよい様に改善し、シンプルなフレーム構成で伝送レートの制御を可能とする。 - 特許庁

Concretely, the sub-microcomputer 126 analyzes a link on signal outputted from a PHY chip 113 and a power control signal outputted from a power button 121 and a remote control light receiving part 122 and controls the on/off of a system power source 131 for supplying power to a CPU 101 and a LINK chip 112.例文帳に追加

具体的には、サブマイコン１２６は、ＰＨＹチップ１１３から出力されるリンクオン信号ならびに、電源ボタン１２１およびリモコン受光部１２２から出力される電源制御信号を解析して、ＣＰＵ１０１やＬＩＮＫチップ１１２に電力を供給するシステム電源１３１のオン／オフを制御する。 - 特許庁

An NAS 10, in a hardware configuration, includes a PHY chip 102 for processing a physical layer of an OSI reference model and an SOC 104 for processing a data link layer of the OSI reference model and for processing up to any layer of a network layer or higher of the OSI reference model.例文帳に追加

ＮＡＳ１０は、ハードウェアの構成において、ＯＳＩ参照モデルの物理層の処理を行うＰＨＹチップ１０２と、ＯＳＩ参照モデルのデータリンク層の処理を行うとともに、ＯＳＩ参照モデルのネットワーク層以上の何れかの層までの処理を行うＳＯＣ１０４とが別々に設けられている。 - 特許庁

At a port specified by the destination address, if a port specified by the source address is decided as a communicable port by the decision circuit 13b, the decision circuit 13b sends the data packet to the FIFO 12b and allows the packet to flow to any one of communicable ports 10a-10d via any one of PHY chips 11a-11d.例文帳に追加

そして送信先アドレスで特定されるポートにおいて、送信元アドレスで特定されるポートが、通信可能なポートであると、判定回路１３ｂにおいて判定された場合は、該判定回路１３ｂは、データパケットをＦＩＦＯ１２ｂに送り、ファイチップ１１ａ〜１１ｄのいずれかを介して、通信可能ないずれかのポート１０ａ〜１０ｄにパケットを流す。 - 特許庁

The method includes a step of configuring a header so as to include a first tail bit, a second tail bit 240, and a third tail bit 220; and a step of configuring a plurality of bits of the end of the reserved bits in a PHY header by the first tail bit.例文帳に追加

本発明に係る予備ビットを用いたデータパケット構成方法は、ヘッダ内に、第１テールビットと、第２テールビット２４０、及び第３テールビット２２０を含んで構成されるステップと、ＰＨＹヘッダの予備ビットのうち終わり部分の複数ビットを前記第１テールビットで構成するステップと、を含む。 - 特許庁

A packet received by a MAC unit 103 through a PHY unit 104 is transferred to a packet selector unit 102.例文帳に追加

ＭＡＣ部１０３でＰＨＹ部１０４を介して受信したパケットは、パケットセレクター部１０２に転送され、パケットセレクター部１０２は、パケットのヘッダの識別子を判定し、処理ＩＦ部１０５〜１０７、または、バスコントローラ部１０１のいずれか１つを選定し、処理ＩＦ部１０５〜１０７、または、バスコントローラ部１０１に転送する。 - 特許庁

Based upon addresses of PHY layer devices 102-1 to 102-n incapable of receiving ATM cell data, an ATM layer device 101 retrieves addresses of cell transmission units 103-1 to 103-m and when the ATM layer device 101 transmits addresses to the cell transmission units 103-1 to 103-m through an ATM switch 104, the retrieved addresses are masked and transmitted.例文帳に追加

ＡＴＭセルデータを受信することができないＰＨＹレイヤデバイス１０２−１〜１０２−ｎのアドレスに基づいて、セル送信部１０３−１〜１０３−ｍのアドレスがＡＴＭレイヤデバイス１０１にて検索され、ＡＴＭレイヤデバイス１０１からＡＴＭスイッチ１０４を介してセル送信部１０３−１〜１０３−ｍへアドレスが送信される際に、検索されたアドレスがマスクされて送信される。 - 特許庁

To transmit a message without operating the confirmation processing of any complicate physical address(Phy_-ID) even when address automatic allocation processing is executed at the time of executing communication by using a serial bus such as an IEEE1394 bus for automatically executing the address re-allocation processing of each communication node on a low rank layer address space each time bus reset is generated.例文帳に追加

バスリセット発生毎に下位層アドレス空間上における各通信ノードのアドレス再割付処理が自動的に実行されるＩＥＥＥ１３９４バス等のシリアルバスを使用して通信を行う場合において、アドレス自動割付処理が実行されたとしても、複雑な物理アドレス（Ｐｈｙ＿ＩＤ）の確認処理等を行うことなく、メッセージを送信可能とする。 - 特許庁

The apparatus and method for acquiring identification information in bus reset occurrence is acquired identification information (e.g., PHY ID) changed by adjusting a power supply status of the slave device when bus reset of a slave device existent on an A/V network using IEEE 1394 standard spec occurs.例文帳に追加

ＩＥＥＥ １３９４標準スペックを使用するＡ／Ｖネットワーク上に存在するスレーブ装置のバスリセットの発生時にスレーブ装置の電源状態を調整して変更された識別情報（例えば、ＰＨＹ ＩＤ）を獲得するバスリセットの発生時に識別情報を獲得する装置及びその方法。 - 特許庁

In this regard, power supply from the IEEE1394-I/F of the network 3 is also monitored and when the power supply is turned off, i.e., a cable is not connected, power supply at the controller section is also turned off and power supply from a controller I/F feeds only a PHYVCC to a PHY and an actuation detecting section.例文帳に追加

この時、ネットワーク３のＩＥＥＥ１３９４−Ｉ／Ｆから供給される電源も監視し、電源がｏｆｆの場合、すなわちケーブルが未接続の場合にはコントローラ部の電源もｏｆｆとなり、コントローラＩ／Ｆより供給された電源によりＰＨＹへのＰＨＹＶＣＣの供給と起動検出用の部分のみの電源だけを供給させる。 - 特許庁

If all or a part of the received bit string obtained from a signal received by the PHY chip 102 corresponds to a reference bit string which is the bit string of a packet for interlocking with a PC power in a standby state, power is supplied to other parts of the SOC 104 and the NAS 10 so that the NAS 10 is shifted to the working state.例文帳に追加

待機状態の場合であって、ＰＨＹチップ１０２によって受信された信号から得られる受信ビット列の全体あるいは一部が、ＰＣ電源連動用パケットのビット列である基準ビット列と一致する場合には、ＮＡＳ１０を稼動状態に遷移させるために、ＳＯＣ１０４及びＮＡＳ１０のその他の各部に電力が供給される。 - 特許庁

A roadside communication device 2 comprises an MAC processing unit 41 which holds the transmission data given from an application layer 40 sequentially in a transmission buffer 41a for holding the transmission data, and a PHY processing unit 42 which transmits the transmission data output from the MAC processing unit 41 by using a plurality of first slots SL1 placed in the time axis direction.例文帳に追加

本発明の路側通信機２は、アプリケーション層４０から与えられる送信データを、当該送信データを保持するための送信バッファ４１ａに順次保持するＭＡＣ処理部４１と、時間軸方向に複数配置される第１スロットＳＬ１を用いて、ＭＡＣ処理部４１が出力する送信データを送信するＰＨＹ処理部４２とを備えている。 - 特許庁

An ATM multiplex system 10 comprises PHY (Physical layer processing) blocks of n pieces PHY1-PHYn equipped respectively with ATMPHY terminating units 111-11n and UTOPIA level 1 interface units 121-12n (slave side) and has an ATM signal multiplex unit 16 equipped with a common unit function block 14 and a UTOPIA level 2 interface unit 15 (master side).例文帳に追加

ＡＴＭ多重システム１０は、それぞれＡＴＭＰＨＹ終端部１１_1〜１１_nと、ＵＴＯＰＩＡレベル１インタフェース部（スレーブ側）１２_1〜１２__nとを備えたｎ個のＰＨＹブロックＰＨＹ１〜ＰＨＹｎを有し、また、共通部機能ブロック１４と、ＵＴＯＰＩＡレベル２インタフェース部（マスタ側）１５を備えたＡＴＭ信号多重部１６を有している。 - 特許庁

In an NIC (Network Interface Controller) 30 of the image processing apparatus, when a main control unit 40 is in a power saving mode, a PHY 31 receives a packet, a packet detection unit 32 determines not to restore the main control unit 40 when the packet is a request packet, and a reception processing unit 33 receives the request packet and stores it in a transmission and reception buffer 34.例文帳に追加

画像処理装置のＮＩＣ３０では、主制御部４０が省電力状態にある場合、ＰＨＹ３１がパケットを受信し、パケット検出部３２がそのパケットが要求パケットであれば主制御部４０を復帰させないことを決定し、受信処理部３３が要求パケットを受信して送受信バッファ３４に記憶する。 - 特許庁

A master includes a reset check section for checking reset to the slave device existent on the A/V network, a packet generation section for generating a link-on packet commanding link unit on and an information requirement packet requiring basic information when reset occurs in the slave device, and a PHY unit for transmitting the generated link-on packet and information requirement packet.例文帳に追加

本発明の一実施形態によるマスターは、Ａ／Ｖネットワーク上に存在するスレーブ装置に対するリセット如何をチェックするリセットチェック部と、前記スレーブ装置のリセット発生時にリンクユニットをオンにせよとのリンクオンパケット及び基本情報を要請する情報要請パケットを生成するパケット生成部と、前記生成されたリンクオンパケット及び情報要請パケットを送信するＰＨＹユニットと、を含む。 - 特許庁