「VG1」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The valve gate electrode VG1 is an electrode for preventing the transfer of charges between the output register and the corner register.例文帳に追加

バルブゲート電極ＶＧ１は、出力レジスタとコーナーレジスタとの間での電荷の転送を妨げるための電極である。 - 特許庁

A medium voltage VG1 is given to the gate of the transistor Q1 to control nodes 17, 18 so as not to receive a low voltage.例文帳に追加

トランジスタＱ１は中間電圧ＶG1をゲート電圧とし、ノード１７、１８に低い電圧が入り込まないように制御する。 - 特許庁

Reference electric power supply potential VC1 and reference ground potential VG1 of the ECU 2 are also given to the AD converter 5 of the ECU 3.例文帳に追加

ＥＣＵ２の基準電源電位ＶＣ１と基準グランド電位ＶＧ１が、ＥＣＵ３のＡＤコンバータ５にも与えられる。 - 特許庁

The Vg1 line of a first metal layer is connected to the Vg2 line of a third metal layer through CH, and the Sig line is formed in a second metal layer.例文帳に追加

第１金属層のＶg1線は、ＣＨを介して第３金属層のＶg2線と接続されており、Sig線は、第２金属層に形成される。 - 特許庁

During an interval when a load 3 is turned on, the gate terminal voltage is set at a predetermined level Vg1 in order to set the drain-source voltage Vds substantially at 0.例文帳に追加

負荷３をオンする期間、ドレイン−ソース間電圧Ｖｄｓを略０に設定すべくゲート端子電圧を所定値Ｖｇ１に設定する。 - 特許庁

The D/A conversion circuit includes a first and second D/A converters DACA, DACB which output a first and second voltages VG1, VG2.例文帳に追加

Ｄ／Ａ変換回路は第１、第２の電圧ＶＧ１、ＶＧ２を出力する第１、第２のＤ／Ａ変換器ＤＡＣＡ、ＤＡＣＢを含む。 - 特許庁

A gate driving section 150 outputs gate signals Vg 1, etc., Vgn in response to the gate control signal HCS and the first and second driving voltages Von and Voff from the second switching section.例文帳に追加

ゲート駆動部150は、ゲート制御信号HCS、第２スイッチング部からの第１及び第２駆動電圧Von,Voffに応答してゲート信号Vg1・・・Vgnを出力する。 - 特許庁

A driver circuit 10 creates first and second gate voltages Vg1 and Vg2 which are applied to the gate terminal of each transistor based on a PWM signal Vpwm.例文帳に追加

ドライバ回路１０は、ＰＷＭ信号Ｖｐｗｍにもとづき、各トランジスタのゲート端子に印加すべき第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

The gate voltages Vg1, Vg2 are appropriately controlled under a prescribed voltage condition for suppressing a difference in response characteristics between the two diode elements PD1, PD2.例文帳に追加

そして２つのダイオード素子ＰＤ１，ＰＤ２の応答特性の違いを抑えるような所定の電圧条件で、適切にゲート電圧Ｖｇ１，Ｖｇ２を制御する。 - 特許庁

The output of the operational amplifier OP is connected to a gate terminal VG2 of the transistor M2 via a gate terminal VG1 of the transistor M1 and a low pass filter LPF.例文帳に追加

このオペアンプＯＰの出力は、トランジスタＭ１のゲート端子ＶＧ１、ローパスフィルタＬＰＦを介してトランジスタＭ２のゲート端子ＶＧ２に接続される。 - 特許庁

On the other hand, the gate terminal voltage Vg is dropped instantaneously from Vg1 to Vg2 at an arbitrary timing in order to supply power to a control circuit 6.例文帳に追加

また、制御回路６に電力が供給されるように、任意のタイミングでゲート端子電圧Ｖｇを電圧Ｖｇ１からＶｇ２に瞬間的に低下させる。 - 特許庁

The acceleration signals detected at and outputted from the acceleration sensor section 3 are defined as the first kind acceleration signals Vg1 and then based on the first kind acceleration signals concerned Vg1 and the second kind acceleration signals Vg2, an anomaly detecting section 5a implements not both but only one of anomalies detections of, at least, the angular velocity sensor section 2 and the acceleration sensor section 3.例文帳に追加

異常検知部５ａは、加速度センサ部３にて検出・出力される加速度信号を第一種加速度信号Ｖｇ１として、該第一種加速度信号Ｖｇ１と第二種加速度信号Ｖｇ２とに基づき、角速度センサ部２と加速度センサ部３との少なくともいずれかの異常検知を行なう。 - 特許庁

An abnormality detection part 5a takes an acceleration signal detected/outputted by the acceleration sensor part 3 as a first class acceleration signal Vg1, and performs abnormality detection of at least either the angular velocity sensor part 2 or the acceleration sensor part 3 based on the first class acceleration signal Vg1 and the second class acceleration signal Vg2.例文帳に追加

異常検知部５ａは、加速度センサ部３にて検出・出力される加速度信号を第一種加速度信号Ｖｇ１として、該第一種加速度信号Ｖｇ１と第二種加速度信号Ｖｇ２とに基づき、角速度センサ部２と加速度センサ部３との少なくともいずれかの異常検知を行なう。 - 特許庁

The first to Nth data line driver circuits 60-1 to 60-N include grayscale generation amplifiers 62-1 to 62-N that each sample the first and second grayscale voltages VG1 and VG2, and generate a grayscale voltage between the first and second grayscale voltages VG1 and VG2.例文帳に追加

第１〜第Ｎのデータ線駆動回路６０-1〜６０-Nは、第１〜第Ｎのサンプリング期間においてＤ／Ａ変換回路５２から出力された第１、第２の階調電圧ＶＧ１、ＶＧ２をサンプリングし、第１、第２の階調電圧ＶＧ１、ＶＧ２の間の階調電圧を生成する階調生成アンプ６２-1〜６２-Nを含む。 - 特許庁

The first and second inversion layers 23 and 24 are contacted to each other in response to the first and second gate voltages Vg1 and Vg2, thereby obtaining an electrical connection between the first and second impurity regions 15 and 16.例文帳に追加

第１、第２ゲート電圧Ｖｇ１、Ｖｇ２に応じて、第１、第２反転層２３、２４が接触し、第１、第２不純物領域１５、１６間が導通する。 - 特許庁

A gate voltage Vg1 is changed in a state with a cathode voltage Vn1 set at a fixed voltage so as to control an on-off state concerning the first diode element PD1.例文帳に追加

第１のダイオード素子ＰＤ１については、カソード電圧Ｖｎ１を固定電圧にした状態でゲート電圧Ｖｇ１を変化させることによりオン・オフ状態を制御する。 - 特許庁

When the transistor Qs is brought to an ON-state, in each selection period wherein the voltage Vg1 is applied to the scanning line, the organic EL element is biased in the forward direction, and emits a light.例文帳に追加

電圧Ｖｇ１が走査線に印加される各選択期間にトランジスタＱｓがオン状態になると、有機ＥＬ素子は順方向にバイアスされ発光する。 - 特許庁

A driver circuit 20 generates first and second gate voltages Vg1, Vg2 applied to gates of a switching transistor M1 and a transistor M2 for synchronous rectification on the basis of the pulse signal SIG 10.例文帳に追加

ドライバ回路２０は、パルス信号ＳＩＧ１０にもとづき、スイッチングトランジスタＭ１および同期整流用トランジスタＭ２のゲートに印加する第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

A drive circuit 20 has a gate drive section 21 for applying gate voltages Vg1, Vg2 to a bidirectional switch 10, and a control section 22 for controlling the operation of the gate drive section 21.例文帳に追加

駆動回路２０は、双方向スイッチ１０にゲート電圧Ｖｇ１，Ｖｇ２を印加するゲート駆動部２１と、ゲート駆動部２１の動作を制御する制御部２２とを有している。 - 特許庁

An amplifier section 130 amplifies the clock signal and the output enable signal and a gate driver 140 sequentially outputs gate voltages Vg1 to Vgn in response to the amplified signals.例文帳に追加

増幅部１３０はクロック信号及び出力イネーブル信号を増幅し、ゲートドライバ１４０は該増幅された信号に応答して、ゲート電圧Ｖｇ１〜Ｖｇｎを順次出力する。 - 特許庁

A driver circuit 10 creates first and second gate voltages Vg1 and Vg2 of a switching transistor M1 and a synchronous rectification transistor M2 based on a PWM signal Vpwm output from a PWM control section 20.例文帳に追加

ドライバ回路１０は、ＰＷＭ制御部２０から出力されるＰＷＭ信号Ｖｐｗｍにもとづき、スイッチングトランジスタＭ１、同期整流用トランジスタＭ２のゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

At the initial stage of dead time, first off state is brought about by employing the gate signal Vg1 or Vg2 of Hi-MOSFET 2 or Lo-MOSFET 3 on the turn-off side as an output voltage Voff1.例文帳に追加

デッドタイムの初期時にはＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のうちオフする側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ１とすることで、第１オフ状態にする。 - 特許庁

Specifically, the control section 22 adjusts the driving signal given to the gate drive section 21 such that the gate voltages Vg1, Vg2 increase as the interpolar voltage increases while the on/off signal is "H".例文帳に追加

ここで、制御部２２は、オンオフ信号が「Ｈ」の期間において、極間電圧が大きくなるほどゲート電圧Ｖｇ１，Ｖｇ２が大きくなるように、ゲート駆動部２１に与える駆動信号を調節する。 - 特許庁

The drive circuit 37 receives a signal DRV at H level from the ECU40, to generate signal VG1 at H level, and outputs it to a gate terminal of the MOS transistor 35 to turn on the MOS transistor 35.例文帳に追加

また、ドライブ回路３７は、ＥＣＵ４０からＨレベルの信号ＤＲＶを受けてＨレベルの信号ＶＧ１を生成してＭＯＳトランジスタ３５のゲート端子へ出力し、ＭＯＳトランジスタ３５をオンする。 - 特許庁

The first bias voltage Vg1 of the amplifier Q1 is set to be higher than the second bias voltage Vg2 of the amplifier Q2 so that the amplifier Q1 is operational between Class B and AB, and Q2 is operational in Class C.例文帳に追加

Ｑ１がＢ級からＡＢ級までのいずれかの級で動作しＱ２が未満のＣ級で動作するように、Ｑ１の第１バイアス電圧Ｖｇ１は、Ｑ２の第２バイアス電圧Ｖｇ２よりも高い。 - 特許庁

This solid-state image pickup device includes: an image pickup region 12, an output register 14, a corner register 16, a multiplication register 18, a first amplifier 20, a second amplifier 22 and a valve gate electrode VG1.例文帳に追加

一実施形態の固体撮像装置は、撮像領域１２、出力レジスタ１４、コーナーレジスタ１６、増倍レジスタ１８、第１のアンプ２０、第２のアンプ２２、及びバルブゲート電極ＶＧ１を備えている。 - 特許庁

In the control circuit 100 of a step-down switching regulator 200, a driver circuit 10 produces first and second gate voltages Vg1 and Vg2 on the basis of a pulse width modulation signal Vpwm subjected to duty ratio control.例文帳に追加

降圧型スイッチングレギュレータ２００の制御回路１００において、ドライバ回路１０は、デューティ比が制御されるパルス幅変調信号Ｖｐｗｍにもとづき、第１、第２ゲート電圧Ｖｇ１、Ｖｇ２を生成する。 - 特許庁

The output voltage of the constant voltage generating circuit VG1 is applied to other input terminal of a differential amplifier circuit A1 whose one input terminal receives an input signal as a threshold voltage.例文帳に追加

一方の入力端子に入力信号が供給される差動増幅回路ＥＡ１の他方の入力端子に対し、この定電圧発生回路ＶＧ１の出力電圧をしきい値電圧として供給する。 - 特許庁

A multiplier circuit in an inverter drive pulse generation part 23 multiplies the base clock signal and generated drive pulse signals VG1-Vg4 for driving transistors 17-20 of an inverter 3 in accordance with the multiplied clock signal.例文帳に追加

インバータ駆動パルス生成部２３内の逓倍回路は、ベースクロック信号を逓倍し、その逓倍クロック信号に応じてインバータ３の各トランジスタ１７〜２０を駆動するための駆動パルス信号ＶＧ１〜ＶＧ４を生成する。 - 特許庁

Specifically, the control section 22 adjusts the driving signal given to the gate drive section 21 such that the gate voltages Vg1, Vg2 increase as the low potential side gate currents Ig1, Ig2 decrease while the on/off signal is "H".例文帳に追加

ここで、制御部２２は、オンオフ信号が「Ｈ」の期間において、低電位側のゲート電流Ｉｇ１，Ｉｇ２が小さくなるほどゲート電圧Ｖｇ１，Ｖｇ２が大きくなるように、ゲート駆動部２１に与える駆動信号を調節する。 - 特許庁

To internally divide voltage between the reference electric power supply potential VC1 and the reference ground potential VG1 given to the AD converter 5 of the ECU 3 from the ECU 2, three resistors 7 to 9 connected with each other in series are provided.例文帳に追加

ＥＣＵ２からＥＣＵ３のＡＤコンバータ５に与えられる基準電源電位ＶＣ１と基準グランド電位ＶＧ１との間の電圧を内分するために互いに直列に接続された三つの抵抗器７〜９が設けられる。 - 特許庁

The driving voltages Vr1, Vg1 and Vb1 are lower than the half wavelength voltage at the initial stage of driving corresponding to the lights of R, G and B where the quantity of transmitted light exhibits similar aging characteristics among respective colors.例文帳に追加

この駆動電圧は、Ｒ、Ｇ、Ｂの光に対応する駆動初期時の半波長電圧よりも低い電圧であって、各色の光の透過量の経時的変化が近似した特性を有する電圧Ｖｒ１、Ｖｇ１、Ｖｂ１である。 - 特許庁

An amount Q0 of electric charges is precharged to pixels connected to a common gate line Vg1 for periods t_2, t_3 and photoelectric conversion and discharging are applied to the pixels for a period t_4 to decrease the amount of electric charges by a ΔQ.例文帳に追加

共通ゲート線Ｖｇ１に接続された画素については、期間ｔ_2〜ｔ_3において電荷量Ｑ０のプリチャージを行い、期間ｔ_4において光電変換及び放電を行うことにより、ΔＱだけ電荷量を低下させる。 - 特許庁

A depletion transistor M11 and an enhancement transistor M12 are used and an output voltage Vouot with high stability is obtained from a common connecting point of a main current path of the transistors to configure a constant voltage generating circuit VG1.例文帳に追加

デプレッション型のトランジスタＭ１１とエンハンスメント型のトランジスタＭ１２を使用し、その主電流路の共通接続点から安定度の高い出力電圧Ｖｏｕｔが得られる定電圧発生回路ＶＧ１を構成する。 - 特許庁

The control circuit 100 for controlling gate voltage Vg1 of the power transistor M1 which repeats on and off in a time division manner is provided with a charge storage capacitor C1 and a charge transfer switch SW1 serially between a gate and a ground of the power transistor M1.例文帳に追加

時分割的にオンオフを繰り返すパワートランジスタＭ１のゲート電圧Ｖｇ１を制御する制御回路１００において、パワートランジスタＭ１のゲートと接地間に直列に、電荷保存用キャパシタＣ１および電荷転送用スイッチＳＷ１を設ける。 - 特許庁

In a PWM circuit 65 a reference voltage is formed by adding the Vsin1 and the Vsin2 which is weighted by 1/256 time against the Vsin1, and driving signals VG1-VG4 which are controlled by a PWM control are formed by comparing the reference voltage with a triangular wave voltage.例文帳に追加

ＰＷＭ回路６５内において、Ｖsin1とこのＶsin1に対して１／２５６倍の重み付けがされたＶsin2とが加算されて基準電圧が生成され、その基準電圧と三角波電圧とが比較されてＰＷＭ制御された駆動信号ＶG1〜ＶG4が生成される。 - 特許庁

Consequently, the drain-source voltage Vds rises to Vds1 (>0) during an interval when the gate terminal voltage Vg is lower than Vg1 and since a current flows into a capacitor C, the voltage Vc across the capacitor C rises from Vc1 to Vc2.例文帳に追加

これにより、ゲート端子電圧Ｖｇが電圧Ｖｇ１より小さい期間、ドレイン−ソース間電圧Ｖｄｓが電圧Ｖｄｓ１（＞０）に上昇し、その電圧によりコンデンサＣに電流が流れ、該コンデンサＣの両極間の電圧Ｖｃが電圧Ｖｃ２からＶｃ１に上昇する。 - 特許庁

A NOR gate 22 and an AND gate 23, to which a low level voltage VDDL of a first power supply voltage is applied, receive an input signal Vin from an input terminal 50 and an input signal Vin' delayed by a delay section 21 and provide outputs of gate voltages VG1 and VG2.例文帳に追加

入力端子５０からの入力信号Ｖinと遅延部２１で遅延させた入力信号Ｖin’を、第１の電源電圧の低電位電圧ＶＤＤＬが供給されるＮＯＲゲート２２とＡＮＤゲート２３に入力、各々出力をゲート電圧ＶＧ１とゲート電圧ＶＧ２とする。 - 特許庁

Using a carrier amplifier 12 and a peak amplifier 13 having a common element of devices such as a wafer lot or manufacturing timing, a bias voltage Vg2 to the peak amplifier 13 is generated from a bias voltage Vg1 to the carrier amplifier 12 and a predetermined offset voltage Voffset.例文帳に追加

キャリア増幅器１２とピーク増幅器１３とで、ウェハロットや製造時期等のデバイスに関する共通要素を持つものを用い、ピーク増幅器１３に対するバイアス電圧Ｖｇ２を、キャリア増幅器１２に対するバイアス電圧Ｖｇ１と、所定のオフセット電圧Ｖｏｆｆｓｅｔとから生成する。 - 特許庁

When both Hi-MOSFET 2 and Lo-MOSFET 3 are turned on, the gate signal Vg1 or Vg2 of Hi-MOSFET 2 or Lo-MOSFET 3 on the turn-off side is switched to an output voltage Voff2, thus bringing about second off state.例文帳に追加

次に、Ｈｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３の他方をオンさせる際には、それに先立ってＨｉ−ＭＯＳＦＥＴ２とＬｏ−ＭＯＳＦＥＴ３のうちオフした側のゲート信号Ｖｇ１、Ｖｇ２を出力電圧Ｖｏｆｆ２に切替え、第２オフ状態にする。 - 特許庁

A voltage waveform with a time constant is applied in an area with a high gate voltage Vg1→Vg2 in the case the NMOS transistor is changed from on to off and a low reference current, and a steep voltage waveform is applied in an area with a low gate voltage Vg2→Vg3 and a reference current increased.例文帳に追加

ＮＭＯＳトランジスタがオンからオフに遷移するときのゲート電圧がＶg1→Ｖg2と高く、基準電流が低い領域ではゲートに時定数をもった電圧波形を印加し、ゲート電圧がＶg2→Ｖg3と低く、基準電流が増加する領域で、電圧波形を急峻にする。 - 特許庁

A first gate electrode 18 is provided on the first surface 14a via a first gate insulating film 19 so that one side of a first inversion layer 23 induced by application of a first gate voltage Vg1 contacts the first impurity region 15, and the other side is spaced apart from the second impurity region 16.例文帳に追加

第１ゲート電極１８は、第１ゲート絶縁膜１９を介して第１の面１４ａに、第１ゲート電圧Ｖｇ１が印加されると生じる第１反転層２３の一側が第１不純物領域１５に接触し、他側が第２不純物領域１６から離間するように配設されている。 - 特許庁

When the output voltage VO is larger than the second reference voltage VR2, an output voltage VG of the error amplifier AMP is supplied to the gate of the output MOS transistor MP, and in the other case, the partial voltage VG1 is supplied to the gate of the output MOS transistor MP so that the breakdown of the output MOS transistor due to overcurrents can be prevented.例文帳に追加

第２基準電圧ＶＲ２よりも出力電圧ＶＯが大きい場合に誤差増幅器ＡＭＰの出力電圧ＶＧを、逆の場合に分電圧ＶＧ１を出力ＭＯＳトランジスタＭＰのゲートに供給することで、出力ＭＯＳトランジスタの過電流による破壊を防止する。 - 特許庁

When the input signal voltage VBUS is lower than a voltage with a threshold voltage Vthp of a PMOS transistor added to the power supply voltage VDD (VBUS< VDD+Vthp), a voltage with a threshold voltage Vthn of an NMOS transistor subtracted from the power supply voltage VDD is applied to a gate terminal G1 (VG1=VDD-Vthn).例文帳に追加

入力信号電圧ＶＢＵＳが電源電圧ＶＤＤにＰＭＯＳトランジスタの閾値電圧Ｖｔｈｐを加えた電圧未満の時（ＶＢＵＳ＜ＶＤＤ＋Ｖｔｈｐ）、ゲート端子Ｇ１には電源電圧ＶＤＤからＮＭＯＳトランジスタの閾値電圧Ｖｔｈｎを減じた電圧が印加される（ＶＧ１＝ＶＤＤ−Ｖｔｈｎ）。 - 特許庁

Gate voltages VG1, VG0 and VG2 are generated by operational amplifiers 15, 25 and 35 constituting current control circuits 10, 20 and 30 provided for each of partial areas formed by dividing a current cell arrangement area into three areas, and the currents of current cell transistors 41, 51 and 61 in the respective partial areas are controlled by using the resultant gate voltages.例文帳に追加

電流セル配置領域が３つに分割されてなる各部分領域ごとに備えられた電流制御回路１０，２０，３０を構成するオペアンプ１５，２５，３５でゲート電圧ＶＧ１，ＶＧ０，ＶＧ２を生成して、各部分領域内の電流セルトランジスタ４１，５１，６１の電流を制御する。 - 特許庁