「bl3」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

Bit lines BL1, BL2, BL3, BL4 are connected respectively to memory cells C11-C14, C21-C24, C31-C34, C41-C44.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４はメモリセルＣ１１〜Ｃ１４，Ｃ２１〜Ｃ２４，Ｃ３１〜Ｃ３４，Ｃ４１〜Ｃ４４にそれぞれ接続されている。 - 特許庁

The light source apparatus is provided with lamp light sources BL1, BL2 and BL3 respectively illuminating a plurality of display regions into which a screen of a display panel is divided and a backlight driving circuit LD driving the lamp light sources BL1, BL2 and BL3.例文帳に追加

光源装置は表示パネルの画面を区分した複数の表示領域をそれぞれ照明するランプ光源ＢＬ１，ＢＬ２，ＢＬ３と、ランプ光源ＢＬ１，ＢＬ２，ＢＬ３を駆動するバックライト駆動回路ＬＤとを備える。 - 特許庁

A pair of source-drain areas BL1, BL2 and BL3 are formed on the surface of a semiconductor substrate pinching the projected part 13a.例文帳に追加

凸部１３ａを挟む半導体基板の表面に一対のソース・ドレイン領域ＢＬ１， ＢＬ２， ＢＬ３を形成する。 - 特許庁

All the macroblocks of block lines BL1, BL3 are set to intra-candidate macroblocks (intra-candidate MBs) being candidates of intra-coding.例文帳に追加

ブロックラインＢＬ１，ＢＬ３の全マクロブロックは、イントラ符号化の候補となるイントラ候補マクロブロック（イントラ候補ＭＢ）に設定される。 - 特許庁

A tunnel insulation film is provided in a manner to cover the side surface 13c of the projected part 13a and the source-drain areas BL1, BL2 and BL3.例文帳に追加

凸部１３ａの側面１３ｃとソース・ドレイン領域ＢＬ１， ＢＬ２， ＢＬ３とを覆うようにトンネル絶縁膜を設ける。 - 特許庁

Bit line capacity variable devices 12a-12d are connected respectively to bit lines BL0-BL3 constituting a ferroelectric memory.例文帳に追加

強誘電体メモリを構成するビット線ＢＬ０〜ＢＬ３に、それぞれビット線容量可変装置１２ａ〜１２ｄが接続されている。 - 特許庁

In a selection period t2, the black data (-) are applied to pixels C, BL3, and BL5 and pixel data (4)(+) are applied to pixels D, F, and BL4.例文帳に追加

選択期間ｔ２において、画素Ｃ，ＢＬ３，ＢＬ５に黒データ（−）、及び画素Ｄ，Ｆ，ＢＬ４に画素データ▲４▼（＋）が印加される。 - 特許庁

Column selecting gates CS4-CS5 are connected respectively between pairs of bit line BL3, BL4 and a pair of input/output line ZO4.例文帳に追加

列選択ゲートＣＳ４，ＣＳ５は、それぞれ、ビット線対ＢＬ３，ＢＬ４と入出力線対ＩＯ４との間に接続される。 - 特許庁

Sense amplifiers SA1, SA2, SA3, SA4 in units connected to the bit lines BL1, BL2, BL3, BL4 switches successively a plurality of units synchronizing with a clock pulse and is started.例文帳に追加

ビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４に接続されたユニット内のセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４が、クロックパルスに同期して複数のユニットを順次切り替えて起動する。 - 特許庁

A bit line BL is connected to each connection line 600, and 4 bit lines BL0-BL3 are provided in the 1 block region 214.例文帳に追加

各接続線６００にはビット線ＢＬが接続され、１ブロック領域２１４には４本のビット線ＢＬ０〜ＢＬ４が設けられる。 - 特許庁

The read/write bit lines BL1, BL2, BL3, BL4 are extended in the direction of Y, and connected to a read circuit 29 through the column selection switch 29C.例文帳に追加

読み出し／書き込みビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、Ｙ方向に延び、カラム選択スイッチ２９Ｃを経由して、読み出し回路２９Ｂに接続される。 - 特許庁

The 4 bit lines BL0-BL3 in the I block region 214 are connected commonly to the I/O line through a first selection gate 501.例文帳に追加

１ブロック領域２１４内の４本のビット線ＢＬ０〜ＢＬ３は、第１選択ゲート５０１を介してＩ／Ｏ線に共通接続される。 - 特許庁

Template areas Ret1, Ret2, and Ret3 in functional blocks BL1, BL2, and BL3 presents sizes of clock trees CT1, CT2, and CT3.例文帳に追加

各機能ブロックＢＬ１，ＢＬ２，ＢＬ３内におけるテンプレート領域Ｒｅｔ１，Ｒｅｔ２，Ｒｅｔ３は、クロック木ＣＴ１，ＣＴ２，ＣＴ３の大きさをそれぞれ表している。 - 特許庁

Thus, the presentation data BL3 can be appropriated so that even if various presentation data are set, it is possible to a very fine difference in a common part.例文帳に追加

こうすることで演出データＢＬ３の流用が可能となり、多彩な演出データを設定しても、共通部分で微差が生じることを回避できる。 - 特許庁

Bit lines (BL0 to BL3) are arranged to intersect the write bit lines, and a current is supplied in a given direction irrespective of a logical value of the write data.例文帳に追加

一方、書込ビット線と交差するようにビット線（ＢＬ０−ＢＬ３）を配置し、書込データの論理値にかかわらず一定方向に電流を流す。 - 特許庁

A current IBL2 flowing in a bit line BL2 generates a scattered magnetic field in a MTJ memory cell I3 in an intersection part of a bit line BL3 and a word line WL1.例文帳に追加

ビット線ＢＬ２を流れる電流Ｉ_BL2 は、ビット線ＢＬ３とワード線ＷＬ１との交差部にあるＭＴＪメモリセルｌ_3 に散乱磁場を発生させる。 - 特許庁

At the time, reference voltage VGEN is separated from the main reference bit line/BL0, other reference bit lines /BL1, /BL2, /BL3 are connected to the main reference bit line in parallel.例文帳に追加

その際、基準電圧ＶＧＥＮを主参照ビット線／ＢＬ０から分離し、別の参照ビット線／ＢＬ１，／ＢＬ２，／ＢＬ３を主参照ビット線に対し並列に接続する。 - 特許庁

Every other bit lines out of a plurality of bit lines BL1-BL3 being an object of write-verify are reset by bit line reset transistors RS1, RS3.例文帳に追加

書込ベリファイの対象となる複数のビット線ＢＬ１〜ＢＬ３のうち１本おきにビット線リセットトランジスタＲＳ１、ＲＳ３によりリセットをかける。 - 特許庁

In such a manner, the performance data BL3 can be diverted, and the generation of the fine difference in the common part is evaded even when the various performance data are set.例文帳に追加

こうすることで演出データＢＬ３の流用が可能となり、多彩な演出データを設定しても、共通部分で微差が生じることを回避できる。 - 特許庁

A group selecting section BL1 selects musical piece data belonging to a group specified by the user through a group specification section BL3 from the musical piece database DB.例文帳に追加

グループ選択部ＢＬ１は、グループ指定部ＢＬ３にてユーザによって指定されたグループに属する楽曲データを楽曲データベースＤＢから選択する。 - 特許庁

Then medians M1 to M3 of the divided pixel lines BL1 to BL3 are each calculated, and a linear noise image NP is produced using the medians M1 to M3.例文帳に追加

そして、各分割画素ラインＢＬ１〜ＢＬ３毎にメディアン値Ｍ１〜Ｍ３が算出され、各メディアン値Ｍ１〜Ｍ３を用いて線状ノイズ画像ＮＰが生成される。 - 特許庁

The presentation data is provided with a call function A2 of once separating from the original processing sequence, performing another function BL3, and subsequently returning to the former processing.例文帳に追加

演出データには、本来の処理順序から一旦離れて、他のファンクションＢＬ３を実行し、その後、従前の処理に復帰する旨を指示するコールファンクションＡ２を設ける。 - 特許庁

A drawing processing part BL4 successively converts moving image data stored in the reproducing buffer BL3 into drawing data to be drawn on a display device 18 and successively writes the drawing data in a drawing buffer BL5.例文帳に追加

描画処理部ＢＬ４は、再生バッファＢＬ３内の動画像データを表示器１８に描画させるための描画データに順次変換して描画バッファＢＬ５に順次書き込む。 - 特許庁

A program voltage is applied to the selected word lines and a first voltage is applied to the bit line BL3 connected to the third cell to program the third cell to the PV3 state.例文帳に追加

選択されたワード線にプログラム電圧を印加し、第３セルに連結されたビット線ＢＬ３には第１電圧（例えば０Ｖ）を印加して第３セルをＰＶ３状態にプログラムする。 - 特許庁

When components located in the direction of linear noises and showing the linear noises are extracted, pixel lines in a direction where linear noise components LN extend are divided into a plurality of pixel lines BL1 to BL3.例文帳に追加

線状ノイズ方向の線状ノイズを示す成分が抽出されるときに、線状ノイズ成分ＬＮが延びる方向の画素ラインが複数の分割画素ラインＢＬ１〜ＢＬ３に分割される。 - 特許庁

In this way, the reduction of a potential of the bit line BL3 is prevented by leak of a current through a non-selection memory cell MC when a threshold value of the selected memory cell MC12 is high, and wrong judgment that it is 'on-state' is prevented.例文帳に追加

こうして、選択メモリセルＭＣ12の閾値が高い場合に非選択メモリセルＭＣを介して電流がリークしてビット線ＢＬ3の電位が下がることを防止し、オン状態であると誤判断されないようにする。 - 特許庁

The laser beam emitted from the laser source is split into two or more beams BL1 to BL3 by splitting means 45, and then the split beams are further split into the reference beams and the object beams by splitting means 50, respectively.例文帳に追加

レーザ光源から発生されたレーザ光は、分岐手段４５によって二以上の数の分岐光ＢＬ１〜ＢＬ３に分岐され、その後、各分岐光が、分離手段５０によって、それぞれ参照光および物体光に分離される。 - 特許庁

A first secondary word line SWL1, a second secondary word line SWL2, and a third secondary word line SWL3 intersecting with first and second word lines WL1, WL2, that is, extending in parallel to each bit line BL1-BL3 are arranged.例文帳に追加

第１及び第２のワード線ＷＬ１、ＷＬ２と交差する、すなわち各ビット線ＢＬ１〜ＢＬ３と並行に延びる第１のセカンダリワード線ＳＷＬ１、第２のセカンダリワード線ＳＷＬ２及び第３のセカンダリワード線ＳＷＬ３が配置されている。 - 特許庁

When nonvolatile memory cells which can store two bits in one memory cell and in which current are made to flow bi-directionally are used, a bias power source potential is also given to a bit line BL4 being adjacent to two bit lines BL2, BL3 in which a sense current is made to flow.例文帳に追加

２ビットを１メモリセルに記憶することができ、双方向に電流を流す不揮発性メモリセルを用いる場合に、センス電流を流す２つのビット線ＢＬ２、ＢＬ３に隣接するビット線ＢＬ４にもバイアス電源電位を与える。 - 特許庁

Then an adequate compensation current IBL3 is made to flow in the bit line BL3 to suppress influence of this scattered magnetic field, scattered magnetic field in the MTJ memory cell I3 can be canceled by compensation magnetic field generated by this compensation current IBL3.例文帳に追加

そこで、本発明では、この散乱磁場の影響を抑制するため、ビット線ＢＬ３に適当な補償電流Ｉ_BL3 を流し、この補償電流Ｉ_BL3 により発生する補償磁場によって、ＭＴＪメモリセルｌ_3 における散乱磁場を打ち消すようになっている。 - 特許庁

When writing data in memory cells MC2, MC8, potentials of bit lines BL1, BL2 are brought into a writing potential VCCW and potentials of bit lines BL3, BL4 are brought into a grounding potential GND by a switch controlling circuit 30 and a feeding circuit SUO.例文帳に追加

メモリセルＭＣ２およびＭＣ８に対してデータを書込む場合、スイッチ制御回路３０および供給回路ＳＵ０により、ビット線ＢＬ１およびＢＬ２の電位が書込電位ＶＣＣＷになり、ビット線ＢＬ３およびＢＬ４の電位が接地電位ＧＮＤになる。 - 特許庁

A pre-charge circuit 46 fixes the central bit line to pre-charge voltage, which is selected out of a bit line BL3 connected to the memory cell MC12, four bit lines, and five bit lines being adjacent to it, on the other hand, put other bit lines in a floating state by pre-charge voltage.例文帳に追加

プリチャージ回路４６は、メモリセルＭＣ12に接続されたビット線ＢＬ3とそれに隣接する４本のビット線との５本のビット線のうち、中央のビット線をプリチャージ電圧に固定する一方、残りのビット線をプリチャージ電圧でフローティング状態にする。 - 特許庁

Memory elements MR00 to MR22 are connected to bit lines BL0 to BL3 through first selection transistors TL00 to TL22 and second selection transistors TR00 to TR22 controlled by control lines GL0 to GL2, GR0 to GR2 being independent respectively.例文帳に追加

記憶素子ＭＲ００〜ＭＲ２２は、それぞれに独立した制御線ＧＬ０〜ＧＬ２，ＧＲ０〜ＧＲ２で制御される第１の選択トランジスタＴＬ００〜ＴＬ２２と第２の選択トランジスタＴＲ００〜ＴＲ２２を介して、ビット線ＢＬ０〜ＢＬ３に接続されている。 - 特許庁

When data are written, such a cancel current (-ΔIW(BL)) as cancels the induced magnetic field of a data write current (IW(BL)) flows in bit lines (BL2 and BL4) adjacent to a selection bit line (BL3) in the direction opposite to the data write current to the selection bit line.例文帳に追加

データ書込時、選択ビット線（ＢＬ３）に対するデータ書込電流（ＩＷ（ＢＬ））と逆方向に，このデータ書込電流の誘起磁界をキャンセルするようなキャンセル電流（−ΔＩＷ（ＢＬ））を選択ビット線と隣接するビット線（ＢＬ２，ＢＬ４）に流す。 - 特許庁

At the time of writing data, in the case of consecutively switching switch elements connected with write lines WWL1-WWL3, and in the case of consecutively switching the switch elements connected with bit lines BL1-BL3, each switch element is made to overlap for a period before and after it is switched ON.例文帳に追加

データ書き込み時に、書き込み線ＷＷＬ１〜ＷＷＬ３に接続されたスイッチ素子を連続的に切り替える場合や、ビット線ＢＬ１〜ＢＬ３に接続されたスイッチ素子を連続的に切り替える場合、スイッチ素子それぞれがオンになる切り替え前後の期間をオーバーラップさせる。 - 特許庁

By an instruction from a reproduction/stop switch BL1, a data input part BL2 inputs moving image data distributed as a stream by combining a plurality of sorts of moving image data, respectively expressing a plurality of moving images photographed from a plurality of different viewpoints to one data and successively writes the input moving image data in a reproducing buffer BL3.例文帳に追加

再生／停止スイッチＢＬ１による指示により、データ入力部ＢＬ２は、複数の異なる視点から撮影した複数種類の動画像をそれぞれ表す複数種類の動画像データが１つに結合されていてストリーム配信される動画像データを入力して、再生バッファＢＬ３に順次書き込む。 - 特許庁

Writing circuits 30a, 30c of a 1st group connected to even-numbered bit lines BL0, BL2 and writing circuits 30b, 30d of a 2nd group connected to odd-numbered bit lines BL1, BL3 are controlled by control signals TSE, TSO respectively to the activated state and inactivated state.例文帳に追加

偶数番目のビット線ＢＬ０、ＢＬ２に接続された第１グループの書き込み回路３０ａ、３０ｃと、奇数番目のビット線ＢＬ１、ＢＬ３に接続された第２グループの書き込み回路３０ｂ、３０ｄは制御信号ＴＳＥ、ＴＳＯにより各々活性化状態、非活性化状態に制御される。 - 特許庁

To a blank giving information of the rolling direction in a specific lot material, the bending is performed and true material constants composed of n-th power work-hardening exponent n, plastic factor F and Young's modulus E, in respective bending lines BL1, BL2, BL3 different to the inclining angles to the above rolling direction, are calculated.例文帳に追加

特定のロット材料におけるロール目方向の情報を与えられたブランク材に対して曲げ加工を行い、前記ロール目方向に対して傾斜度合が異なる各曲げ線ＢＬ１，ＢＬ２，ＢＬ３ごとにｎ乗硬化指数ｎ、塑性係数Ｆ、ヤング率Ｅからなる真の材料定数が算出される。 - 特許庁

When the user plays and operates a playing operation section BL1, a playing assisting section BL6 converts the playing information representing the playing operation of the user so that the information has a prescribed relationship with the playing contents that are to be played and operated by the user using the read playing data and supplies the information to a music generating section BL3.例文帳に追加

演奏補助部ＢＬ６は、ユーザが演奏操作部ＢＬ１を演奏操作したとき、ユーザの演奏操作を表す演奏情報を前記読み出された演奏データを用いてユーザが演奏操作すべき演奏内容と所定の関係を有するように変換して楽音発生部ＢＬ３に供給する。 - 特許庁

The read/write control circuit 3 applies different voltages depending on the information to be written in the bit lines BL0 to BL3 corresponding to a plurality of memory cells MC1-0 to MC1-3 when writing the information into a plurality of the memory cells MC1-0 to MC1-3 connected to the same word line WL1.例文帳に追加

読み出し／書き込み制御回路３は、同一のワード線ＷＬ１に接続された複数のメモリセルＭＣ１−０〜ＭＣ１−３に情報を書き込む際、複数のメモリセルＭＣ１−０〜ＭＣ１−３に対応するビット線ＢＬ０〜ＢＬ３に、書き込もうとする情報によって異なる電圧を印加する。 - 特許庁

The underwater detection device includes a plurality of vibrators, a first beam formation part which forms a beam Bl1 based on a reception signal received by the plurality of vibrators, a second beam formation part which forms a beam Bl2 based on a reception signal received by the plurality of vibrators, and a calculation part which computes a reception beam Bl3 by minimum value combining of the beam Bl1 and beam Bl2.例文帳に追加

水中探知装置は、複数の振動子と、複数の振動子により受信した受信信号に基づいて、ビームＢｌ１を形成する第１ビーム形成部と、複数の振動子により受信した受信信号に基づいて、ビームＢｌ２を形成する第２ビーム形成部と、ビームＢｌ１とビームＢｌ２とを最小値合成することにより、受信ビームＢｌ３を算出する算出部とを備える。 - 特許庁