「cascade control」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

To provide an inlet guide vane device for an aircraft engine and a control method therefor capable of maximally exhibiting performance of a compressor by restraining a stall of a moving blade cascade even when inlet distortion is partially caused.例文帳に追加

インレットディストーションが部分的に発生した場合でも、これによる動翼列の失速を抑えることができ、これにより、圧縮機の性能を最大限に発揮させることができる航空エンジン用入口案内翼装置とその制御方法を提供する。 - 特許庁

To solve the problem of a conventional gain control circuit, consisting of cascade connection of a plurality of stages of gain variable circuits, that has required much current consumption at a low gain because the current consumption is constant, independently of the gain when a bias voltage of each gain variable circuit is constant.例文帳に追加

複数段の利得可変回路が縦続接続されてなる利得制御回路において、各利得可変回路のバイアス電圧が一定であると、消費電流も利得によらず一定となるため、低利得時の消費電流が多くなる。 - 特許庁

This communication system is constituted by successively cascade connecting plural slave units 2 with a master unit 1 via a communication line 3, and each slave unit is provided with a control part 21 to generate response by deciding whether a request from a host unit is addressed to the present station.例文帳に追加

マスタユニット１に対して複数のスレーブユニット２を通信線３を介して順にカスケード接続してなり、各スレーブユニットは、上位のユニットからのリクエストが自局宛のものであるか否かを判定してレスポンスを生成する制御部２１を備える。 - 特許庁

The heating rate of each heating zone is independently controlled by two nested control loops in a cascade temperature control configuration, permitting compensation for differences in the heating rates of the heating zones, thus allowing a uniform temperature or a predetermined temperature gradient to be established across all the heating zones.例文帳に追加

各加熱ゾーンの加熱速度は、入れ子にされた２つの制御ループによってカスケード状の温度制御構成で独立に制御され、加熱ゾーンの加熱速度における相違を補償することができ、したがって全加熱ゾーンにわたって均一な温度または所定の温度勾配を確立することができる。 - 特許庁

In the high-frequency power amplifier circuit 210 having a multistage configuration in which a plurality of amplification elements 111-213 are connected in cascade, a bias control circuit 230 for generating a bias current flowing to each amplification element is composed so that the bias current is ganerated which changes in square characteristics to an output power control signal Vapc.例文帳に追加

複数の増幅素子（１１１〜２１３）を従属接続した多段構成の高周波電力増幅回路（２１０）において、各増幅素子に流すバイアス電流を生成するバイアス制御回路（２３０）を、出力電力制御信号（Ｖapc）に対して２乗特性で変化するバイアス電流を生成できるように構成した。 - 特許庁

The data line side drive circuit 150A is provided with an X-shift register 151 in which each of shift register unit circuits Ua0-Uan is cascade connected, a logical calculation part 152 having calculation unit circuits Ub1-Ubn, and an inhibit signal selection part 153 consisting of each control unit circuit Uc1-Ucn.例文帳に追加

データ線側駆動回路１５０Ａは、各シフトレジスタ単位回路Ｕa0〜Ｕanを縦続接続したＸシフトレジスタ１５１と、演算単位回路Ｕb1〜Ｕbnを有する論理演算部１５２と、各制御単位回路Ｕc1〜Ｕcnからなるインヒビット信号選択部１５３とを備えている。 - 特許庁

The variable delay circuit is provided with: delay circuits connected in cascade and receiving the main control signal; and a selection circuit that selects the output signal of a delay circuit selected on the basis of the delay selection signal among the delay circuits in response to the delay selection signal.例文帳に追加

可変遅延回路は主制御信号を受ける複数の縦続接続される遅延回路と、遅延選択信号に応答して複数の遅延回路のうちの遅延選択信号が選択する遅延回路の出力信号を選択する選択回路を備える。 - 特許庁

The FPGA system (5) is made up of freely programmable gate arrays including a sensor control matrix (51) which calculates axis signals in required degrees of freedom, a control cascade block (53) for the axis signals containing several biquad filters (531. 532, 533, 534, 535), and an output signal calculation block (55) for calculating digital actuator actuation signals.例文帳に追加

本願発明のＦＰＧＡシステム（５）は、必要とされる自由度において軸信号を計算するセンサ制御マトリクス（５１）と、いくつかの双２次フィルタ（５３１、５３２、５３３、５３４、５３５）を含む軸信号のための制御カスケード・ブロック（５３）と、デジタル・アクチュエータ作動信号を計算する出力信号計算ブロック（５５）とを有する書換え可能ゲートアレイで構成される。 - 特許庁

The output control signal generation circuit is provided with latch circuit groups 100 to 109 connected in cascade and a timing signal generation circuit TC for generating timing signals to be supplied to the latch circuit groups 100 to 109 on the basis of a second clock whose phase is advanced from that of a first clock used for taking in a read command.例文帳に追加

縦続接続されたラッチ回路群１００〜１０９と、リードコマンドの取り込みに用いた第１のクロックよりも位相が進んだ第２のクロックに基づいて、ラッチ回路群１００〜１０９に供給するタイミング信号を生成するタイミング信号生成回路ＴＣとを備える。 - 特許庁

Corresponding to each of a plurality of binary codes made by this each division, pulse duration according to the value of the binary code and serial data to generate the pulse current of the electric current value are generated and outputted to each pulse duration modulation circuit 1 connected to a control part 3 in cascade connection.例文帳に追加

この各分割によってできる複数のバイナリコードのそれぞれに対応して、当該バイナリコードの値に応じたパルス長、および電流値のパルス電流を生成するシリアルデータが生成されて、制御部３に縦続接続された各パルス幅変調回路１へ出力される。 - 特許庁

The reference circuit is provided with a second input transistor subjected to cascade connection, a second cascode transistor and a second transistor for bias current control, and is connected to the tuning amplifier circuit in parallel, wherein the gate of the second cascode transistor is connected to the gate of the first cascode transistor.例文帳に追加

参照回路は、従属接続される第２の入力トランジスタ、第２のカスコードトランジスタおよび第２のバイアス電流制御用トランジスタを備え、第２のカスコードトランジスタのゲートが第１のカスコードトランジスタのゲートに接続され、同調増幅回路と並列に接続される。 - 特許庁

The communication controller has a line connection means connected to a communication line network, a controller section provided to a communication device main body, and a control line used for interconnecting in cascade between the controller section and one of the line connection means or between the line connection means.例文帳に追加

通信回線網に接続する回線接続手段と、通信装置本体に設けられているコントローラ部と、上記コントローラ部と上記回線接続手段の１つとの間、または、上記回線接続手段同士の間をカスケード接続する制御線とを有する通信制御装置である。 - 特許庁

A video signal processor 10 comprising a video input circuit unit 11, a frame memory unit 12, a CPU 13, a memory control unit 14 and a composition unit 15 as a basic configuration is made into a module, and modules as many as inputs of video signals are cascade connected to obtain a multiple-screen display device.例文帳に追加

ビデオ入力回路部１１、フレームメモリ部１２、ＣＰＵ１３、メモリ制御部１４および合成部１５を基本構成とする映像信号処理装置１０をモジュール化し、このモジュールを映像信号の入力数に対応した数だけカスケード接続してマルチ画面の表示装置を実現する。 - 特許庁

A clock delay circuit 30 composed of a plurality of cascade-connected delay elements 31a-31c and a selector 32 and selectively outputting delay clock signal DCK according to delay control signal DCN is provided on a clock supply route to a specified block 20 such as ROM.例文帳に追加

ＲＯＭ等の特定ブロック２０へのクロック供給経路上に、縦続接続された複数の遅延素子３１ａ〜３１ｃとセレクタ３２で構成されて遅延制御信号ＤＣＮに従って遅延クロック信号ＤＣＫを選択出力するクロック遅延回路３０を設ける。 - 特許庁

The oscillator that generates a clock signal of a prescribed frequency has oscillation circuits (100, 200, 300, 400) where gates including at least one inverting gate (I) are connected in cascade in a ring and an exclusive OR gate (X) having an oscillation control input is properly inserted to the ring.例文帳に追加

所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲート（Ｉ）が含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲート（Ｘ）を適宜挿入した発振回路（100,200,300,400）を有する。 - 特許庁

To solve the problems that a pixel number conversion apparatus which converts and outputs the pixel number of the image signal input in synchronization with an output image signal by a configuration of cascade connecting two pixel number conversion sections is complicated in the control of the pixel number conversion section and the probability of causing a malfunction is high.例文帳に追加

２つの画素数変換部を縦続接続した構成により、出力画像信号に同期して入力された画像信号の画素数を変換して出力する画素数変換装置は、画素数変換部の制御が複雑であり、誤動作を発生させる可能性が高い。 - 特許庁

In the variable gain amplifier, a drain terminal D3 of a 1st FET 22 and an emitter terminal E3 of a 1st bipolar type transistor 23 are connected in cascade, an information signal is input from the gate terminal G3, a control signal is input from a base terminal G3, and the information signal controlled by the above control signals is output from a collector terminal C3.例文帳に追加

第１の電界効果トランジスタ（以下、第１のＦＥＴという。）２２のドレイン端子Ｄ３と、第１のバイポーラ型トランジスタ２３のエミッタ端子Ｅ３とをカスケードに接続し、ゲート端子Ｇ３から情報信号を入力し、ベース端子Ｇ３から制御信号を入力し、上記制御信号により制御された情報信号をコレクタ端子Ｃ３から出力することで実現する。 - 特許庁

To a set of complementary transistors each cascade connecting a P channel transistor 11 and an N channel transistor 12, the other set of complementary transistors 13 and 14 are parallel connected and changeover switches 15 and 16 perform ON control of the P channel transistor 13 or the N channel transistor 14 of each of the complementary transistors in the other set.例文帳に追加

Ｐチャンネル型トランジスタ１１とＮチャンネル型トランジスタ１２が縦続接続された一組の相補型トランジスタに対し、他の一組の相補型トランジスタ１３，１４を並列に接続し、切換スイッチ１５，１６により上記他の組の相補型トランジスタのＰチャンネル型トランジスタ１３又はＮチャンネル型トランジスタ１４をオン制御する。 - 特許庁

The plurality of driving stages are cascade-connected by having their output terminals coupled to control terminals of previous stages, and output switching element driving signals in order to a plurality of driving signal lines coupled to switching elements formed on pixels arrayed in a matrix form.例文帳に追加

複数の駆動ステージは、各ステージの出力端子が以前ステージの制御端子に連結されることによって、互いに従属的に連結され、マトリクス形態に配列されたそれぞれの画素上に形成されたスイッチング素子に連結された複数の駆動信号ラインにスイッチング素子駆動信号を順次出力する。 - 特許庁

To automatically make allocation information settable into each substation even the substation configuration is changed during system operation, and to make unnecessary both a timer function in a master station and substations and switchover control in each substation, in a system information setting method and an apparatus having cascade connection of the master station and a plurality of substations connected in series.例文帳に追加

親局と複数の子局とがシリアルにカスケード接続されたシステムの情報設定方法及び装置において、システム運用中に、子局の構成に変化があっても自動的に各子局に割当情報を設定可能にすると共に親局や子局においてタイマ機能が必要なく、更には各子局における切替制御を不必要とする。 - 特許庁

This invention provides the cascade connection circuit where a bias diode is connected in parallel with each voltage balance resistor except a voltage balance resistor at a final stage among balance resistors connected in parallel with voltage controlled semiconductor elements connected in series, and an anode of the bias diode at a first stage is connected to a control electrode of the voltage controlled semiconductor element at the first stage.例文帳に追加

直列接続された電圧制御型半導体素子の各々に並列に接続されたバランス抵抗の内、最終段の前記電圧バランス抵抗を除く前記各電圧バランス抵抗にバイアス用ダイオードを並列接続すると共に、初段の前記バイアス用ダイオードのアノードを初段の前記電圧制御型半導体素子の制御電極に接続した縦続接続回路。 - 特許庁

A CPU 2001 lists and displays the combinations of the plural image output devices, capable of outputting images in medium sizes at an operation part 2012 for each medium size, selects and sets the output medium size and the combination of the image output devices and performs cascade copy control, so as to output the images in the size of the medium according to each of the image output devices of the selected combination.例文帳に追加

ＣＰＵ２００１が、メディアサイズ毎に、該メディアサイズで画像出力可能な複数の画像出力装置の組み合わせを操作部２０１２に一覧表示し、出力メディアサイズおよび画像出力装置の組み合わせを選択設定して、該選択された組み合わせの各画像出力装置により前記メディアサイズで画像出力させるようにカスケードコピー制御する構成を特徴とする。 - 特許庁

The switching amplifier adopts an RC integrator for the first stage and switched capacitor integrators for the second and succeeding stages in an integrator group comprising a plurality of stages of the integrators connected in cascade, and the first stage integrator can carry out feedback control temporally consecutively so as to suppress dispersion in time constants of the second and succeeding stages of the integrators thereby capable of sufficiently developing the performance of a delta sigma modulation circuit.例文帳に追加

本発明のスイッチング増幅器は、複数段の積分器が縦列接続されてなる積分器群において、初段がＲＣ積分器であり、２段以降がスイッチトキャパシタ積分器であるから、初段の積分器によりフィードバック制御を連続時間的に行うことができ、かつ、２段以降の積分器の時定数のばらつきを抑えてデルタシグマ変調回路の性能を十分に得ることができる。 - 特許庁