「clock Y」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

When no annealing is performed, a drive clock pulse generated in an X-Y table system is used as the drive clock pulse of the X-Y table system; but when annealing is performed, the operation clock pulse of a laser oscillator is supplied to the X-Y table system and used as the drive clock pulse of the system.例文帳に追加

非アニール処理時は、Ｘ−Ｙテーブル装置内部で発生した駆動クロックパルスを前記Ｘ−Ｙテーブル装置の駆動クロックパルスとして使用するが、アニール処理時は、レーザ発振器の動作クロックパルスを前記Ｘ−Ｙテーブル装置に供給して、前記動作クロックパルスをＸ−Ｙテーブル装置の駆動クロックパルスとして使用する。 - 特許庁

When the frequency of an original oscillation clock signal L1 is defined as X, and the frequency of a frequency-division clock signal L4 is defined as Y, the greatest common divisor Z of the frequency X and the frequency Y is calculated.例文帳に追加

原振クロック信号Ｌ１の周波数をＸとし、分周クロック信号Ｌ４の周波数をＹとして、周波数Ｘと周波数Ｙとの最大公約数Ｚを求める。 - 特許庁

The multiple clock drivers are arranged around a chip region in the X-axis and Y-axis directions, and receives and outputs clock signals.例文帳に追加

多数のクロックドライバはチップ領域の周囲にＸ軸及びＹ軸方向に配置されてクロック信号を受信して出力する。 - 特許庁

By inputting a reference clock signal C to delay elements 5, 6, 7, three stepwise-delayed delay clock signals X, Y, Z are generated.例文帳に追加

基準クロック信号Ｃを遅延素子５，６，７に入力し、段階的に遅延させた３つの遅延クロック信号Ｘ，Ｙ，Ｚを生成する。 - 特許庁

By a pseudo-random number generation circuit 9 operating at a rising edge of a delay inversion clock signal U formed by inverting the delay clock signal Z, a delay clock selection signal S randomly selecting a delay clock signal from the delay clock signals X, Y, Z is generated.例文帳に追加

遅延クロック信号Ｚを反転させた遅延反転クロック信号Ｕの立ち上がりエッジで動作する擬似乱数生成回路９により、遅延クロック信号Ｘ，Ｙ，Ｚの中から遅延クロック信号をランダムに選択する遅延クロック選択信号Ｓを生成する。 - 特許庁

A reference clock signal CLK is inputted to delay elements 9, 10, and 11 to generate three delay clock signals X, Y and Z delayed stepwise.例文帳に追加

基準クロック信号ＣＬＫを遅延素子９，１０，１１に入力し、段階的に遅延させた３つの遅延クロック信号Ｘ，Ｙ，Ｚを生成する。 - 特許庁

To enable a television receiver to share one memory in a three- dimensional Y/C separation employing a burst lock clock and a scanning line interpolation processing employing a line lock clock as a system clock.例文帳に追加

テレビ受信機において、システムクロックとして、バーストロッククロックを用いている３次元Ｙ／Ｃ分離と、ラインロッククロックを用いている走査線補間処理で同一のメモリを共用できるようにすること。 - 特許庁

Thus, the three-dimensional Y/C separation can be conducted by using the line lock clock to share the memory in common.例文帳に追加

こうすることにより、ラインロッククロックで３次元Ｙ／Ｃ分離を行うことができ、メモリの共用が可能となる。 - 特許庁

A clock signal generating circuit section 25 generates a read clock signal CL2 with a frequency corresponding to the transfer rate based on a decision result Y of the decision circuit section 24.例文帳に追加

クロック信号生成回路部２５は、判定回路部２４の判定結果Ｙに基づいて転送速度に対応した周波数のリードクロック信号ＣＬ２を生成する。 - 特許庁

The variable frequency divider 18 frequency-divides the unit clock CKi by the number Y and outputs a signal having a frequency being n times as large as the frequency fr of the reference clock CKr.例文帳に追加

可変分周器１８は、パルス数Ｙで単位クロックＣＫ_i を分周し、基準クロックＣＫ_r の周波数ｆｒのｎ倍の周波数を持つ信号を出力する。 - 特許庁

Namely, Y clock signals YCLK are counted and the count value is converted to an analog signal to generate precharge potential Vp.例文帳に追加

即ち、Ｙクロック信号ＹＣＬＫを計数して、計数値をアナログ信号に変換してプリチャージ電位Ｖｐを生成する。 - 特許庁

A Y-shift register 30 sequentially shifts the transfer start pulse DY, following the clock signal ClkC, and outputs signals Yt1, Yt2, ..., Yt160.例文帳に追加

Ｙシフトレジスタ３０は、転送開始パルスＤYをクロック信号ＣlkCで順次シフトして、信号Ｙt1、Ｙt2、…、Ｙt160を出力する。 - 特許庁

Assert points Y-K and negate points Y-K are inputted to comparison circuits 254Y-254K at one counting unit of the video clock PCK on the basis of the fall of the scanning start signal SOSK.例文帳に追加

比較回路２５４Ｙ〜２５４Ｋには、走査開始信号ＳＯＳＫの立下りを基準としてビデオクロックＰＣＫの１カウント単位でアサートポイントＹ〜ＫとネゲートポイントＹ〜Ｋが入力される。 - 特許庁

This circuit is provided with a clock supply package 102 for supplying a clock X, 104 for supplying a clock Y, a firmware 106, a hardware 108, selectors 110a-110d, a selector control part 112 and a memory 114.例文帳に追加

クロックＸを供給するクロック供給パッケージ１０２と、クロックＹを供給する１０４と、ファームウェア１０６と、ハードウェア１０８と、セレクタ１１０ａ〜１１０ｄと、セレクタ制御部１１２と、メモリ１１４と、を含んで構成する。 - 特許庁

The distribution network is arranged in the chip region in a lattice-like form in the X-axis and Y-axis directions, and receives the clock signals outputted from the clock drivers to transmit them to circuit elements in the chip region.例文帳に追加

分配網はチップ領域にＸ軸及びＹ軸方向に格子状に配置されて、クロックドライバから出力されるクロック信号を受信してチップ領域の回路素子に伝送する。 - 特許庁

At this time, a main side communication module 200 makes a clock source set in the module a reference clock, and makes data of each color of Y, M, C and K one serial signal by time division multiplexing.例文帳に追加

このとき、メイン側通信モジュール２００は、当該モジュールに設けられたクロック源を基準クロックとするとともに、ＹＭＣＫ各色のデータを時分割多重化し一のシリアル信号とする。 - 特許庁

To separate composite signals (NTSC and PAL) in signals Y, C in a plurality of broadcasting systems, using a single-clock generator.例文帳に追加

複数の放送方式によるコンポジット信号（ＮＴＳＣおよびＰＡＬ）を、単一のクロック発生部を用いてＹＣ分離を行う。 - 特許庁

The output of the SRC 17 is outputted in synchronization with the system clock Cs, and then chroma decode processing is made after Y/C separation processing.例文帳に追加

ＳＲＣ１７の出力は、システムクロックＣｓに同期して出力され、その後、Ｙ／Ｃ分離処理、クロマデコード処理を行う。 - 特許庁

The other fraction pulse Y rises up synchronously with rise-up of the object signal, and falls down synchronously with fall-down of the reference clock.例文帳に追加

もう一方の端数パルスＹは、対象信号の立ち上がりに同期して立ち上がり、基準クロックの立ち下がりに同期して立ち下がる。 - 特許庁

A pixel position determining section 2 determines the position of a pixel to be processed on an image based on X clock XC and Y clock YC and outputs a pixel position information 6 on a ground tint screen.例文帳に追加

画素位置判定部２は、ＸクロックＸＣおよびＹクロックＹＣから、処理対象画素が画像上のどこに位置するのかを判定し、万線スクリーン上での画素位置情報６を出力する。 - 特許庁

Since the calculation of the temporary data (D^1_n+2) and the standardization performed for calculating the output data Y(2n) are simultaneously performed in parallel with each other, the data (D^1_n+2) and Y(2n) at the two points are simultaneously calculated within one period (one clock period) of a pixel clock signal PCLK.例文帳に追加

一時データ（Ｄ^１_ｎ＋２）を算出する処理と出力データＹ（２ｎ）を算出する規格化処理とは並列に同時実行されるため、２点のデータ（Ｄ^１_ｎ＋２），Ｙ（２ｎ）が、画素クロック信号ＰＣＬＫの１周期（１クロック周期）内に同時に算出される。 - 特許庁

The hold releases are performed at the time of the H level of one clock, and the capture operations are performed or the capture operations to capture a data signal D in the order of the groups X, Y, and Z after the hold releases are performed in the order of the groups X, Y, and Z at the time of the L level of the clock.例文帳に追加

１つのクロックのＨレベルのときにホールド解除を行ない、そのクロックのＬレベルのときにキャプチャ動作を行なうか、各グループＸ，Ｙ，Ｚの順にホールド解除を行なってから各グループＸ，Ｙ，Ｚの順にデータ信号Ｄを取り込むキャプチャ動作を行なう。 - 特許庁

Thus, the input audio signal X is sequentially ADD-converted for each clock and a 1-bit serial digital audio signal is obtained as the output Y of the comparator 3.例文帳に追加

従って、１クロック毎に順次Ａ／Ｄ変換され、比較器３の出力Ｙとして１ビットのシリアルディジタル音声信号が得られる。 - 特許庁

This count value is divided by a predetermined clock pulse number, and the X-coordinate and Y-coordinate of the beam point on the screen are calculated and outputted.例文帳に追加

そして、このカウント値を、所定のクロックパルス数で除算し、スクリーン上におけるビームポイントのＸ座標及びＹ座標を演算出力する。 - 特許庁

That is, when the DACs 13 input the display data 51 by means of a signal 21 of Y clock content, a gradation voltage 52 depending on the display data 51 is output from the amplifier 14 on the Y'th clock of the signal 21.例文帳に追加

即ち、ＤＡＣ１３が、Ｙクロック分の信号２１により表示データ５１を入力した場合、表示データ５１に応じた階調電圧５２は、信号２１のＹクロック目にアンプ１４から出力される。 - 特許庁

A frequency switch circuit 65 supplies the clock of the frequency fcx to a counter circuit 59 in an X coordinate detection period Tx (scanning speed is large) and the clock of the frequency fcy in a Y coordinate detection period Tdy (scanning speed is small).例文帳に追加

周波数切替回路６５は、Ｘ座標検出期間Ｔx(走査速度大)には周波数ｆcxのクロックを、Ｙ座標検出期間Ｔdy(走査速度小)には周波数ｆcyのクロックをカウンタ回路５９に供給する。 - 特許庁

To provide a digital video signal decoder device to generate a clock of the suitable frequency for Y/C separation, synchronism separation, and demodulation processing from a clock obtained from an oscillator of the suitable frequency for the MPEG for process.例文帳に追加

ＭＰＥＧに適した周波数の発振器から得られるクロックから、Ｙ／Ｃ分離及び、同期分離・復調処理に適した周波数のクロックを生成して、処理を行うディジタルビデオ信号デコーダ装置を提供する。 - 特許庁

In addition, in a cycle one clock ahead, input data Y (2n + 4) within a target area N1 is normalized to calculate the intermediate data S^1_n+2.例文帳に追加

また、その１クロック前の周期において、対象領域Ｎ１内の入力データＹ（２ｎ＋４）を規格化して中間データＳ^1_n+2が算出される。 - 特許庁

A timing recovery circuit 37 forme a sampling clock SCK in accordance with an equalization signal y(n) and the replica signal b(n) during the phase and frequency pull in.例文帳に追加

タイミングリカバリ回路３７は、位相・周波数引き込み時に等化信号ｙ（ｎ）とレプリカ信号ｂ（ｎ）とに基づいてサンプリングクロックＳＣＫを生成する。 - 特許庁

An output U of the integration device 2 is compared with an output U corresponding to one preceding clock by a comparator 3, and an output Y of the comparator 3 is delayed by a one clock delay device 6 and given to the 1-bit D/A converter 5, and then fed back to the subtractor 1.例文帳に追加

積分器２の出力Ｕは比較器３にて１クロック前の値と比較され、比較器３の出力Ｙは１クロック遅延６された後、１ビットのアナログ信号に変換５され、減算器１にフィードバックされる。 - 特許庁

A CPU 15 starts counting of time based on a clock pulse of an own clock oscillator (S11), and reads a data signal D2 when the time Ts (reference time) is counted (step S15) unless a rising edge is not detected ('Y' in S12).例文帳に追加

ＣＰＵ１５は、自己のクロック発振器のクロックパルスに基づき時間をカウントを開始し（Ｓ１１）、立上りエッジが検出されなければ（Ｓ１２で「Ｙ」）、時間Ｔｓ（基準時間）カウントされたときにデータ信号Ｄ２を読み取る（ステップＳ１５）。 - 特許庁

The transfer start pulse DY and the clock signal ClkC are used also as the signals supplied to the Y register for sequentially selecting the scanning lines in the liquid crystal panel.例文帳に追加

ここで、転送開始パルスＤYおよびクロック信号ＣlkCは、液晶パネルにおいて走査線を順番に選択するためのＹレジスタに供給される信号と兼用されている。 - 特許庁

A carrier wave with a phase shifted by 90° from that of a carrier wave of the z-axis detection circuit is applied to the x-axis detection circuit and the y-axis detection circuit, wherein the carrier wave is applied switchedly to the x-axis detection circuit and the y-axis detection circuit, based on a clock signals.例文帳に追加

ｚ軸検出回路の搬送波の位相より９０°シフトした搬送波が、ｘ軸及びｙ軸検出回路に印加され、ｘ軸及びｙ軸検出回路への搬送波の印加は、クロック信号に基づいて切り替えて行う。 - 特許庁

A first comparator for comparing a noninverted clock signal inputted from a PADI with an inverted clock signal inputted from a PADR, a second comparator for comparing the noninverted clock signal with reference voltage Vref, and a third comparator for comparing the inverted clock signal with the reference voltage Vref are provided in a differential buffer part DB 1, and their outputs are defined as Y, YI and YR, respectively.例文帳に追加

差動バッファ部ＤＢ１内に、ＰＡＤＩから入力される非反転クロック信号及びＰＡＤＲから入力される反転クロック信号を比較する第１比較器、非反転クロック信号と参照電位Ｖrefとを比較する第２比較器、反転クロック信号と参照電位Ｖrefとを比較する第３比較器とを設け、それぞれの出力をＹ、ＹＩ、ＹＲとする。 - 特許庁

When an m-bit multiplicand X and an n-bit (m≥n) multiplier Y which are shown by two's complements are multiplied, the multiplier Y is outputted one bit by one bit in order from the least significant bit y0 of the multiplier Y to an AND gate 12 according to clock signal CLK to control input of the multiplicand X to an input terminal A of a full adder 13.例文帳に追加

それぞれ２の補数で表示されたｍビットの被乗数Ｘとｎビット（但し、ｍ≧ｎ）の乗数Ｙを乗算するときに、クロック信号ＣＬＫに従って乗数Ｙの最下位ビットｙ０から順に１ビットずつＡＮＤゲート１２に出力し、被乗数Ｘの全加算器１３の入力端子Ａへの入力を制御する。 - 特許庁

A clock device 10 has an acceleration detection circuit 34 including a three-dimensional acceleration sensor for detecting the acceleration component of each of three orthogonal axes (X-axis, Y-axis and Z-axis).例文帳に追加

時計装置１０は、直交する３軸方向（Ｘ軸、Ｙ軸およびＺ軸）のそれぞれの加速度成分を検出する３次元加速度センサを含む加速度検出回路３４を有する。 - 特許庁

On the other hand, in a period when the output signal Y is in a low level, the transistor M3 in the second gate signal generator 13A repeats to charge the node β to a high level at a predetermined clock cycle.例文帳に追加

一方、出力信号Ｙがロウレベルの期間は、第２ゲート信号生成部１３ＡのトランジスタＭ３が所定のクロック周期でノードβをハイレベルに繰り返し充電する。 - 特許庁

Two-dimensional FFT based on the output image of an image sensor is performed, and respective clock signals in an X direction and a Y direction included in the images are extracted from the analyzed result.例文帳に追加

イメージセンサの出力画像に基づく２次元ＦＦＴを行って、その解析結果から画像中に含まれるＸ方向、Ｙ方向のそれぞれのクロック信号を抽出する。 - 特許庁

When the own image processor is the master (Y in step S501), or when the master acquisition is successful (Y in step S503), the setting of the own image processor is taken as the master to clock the setting of a master of the own image processor (step S505), and synchronization/retrieval processing of data is started (on and after step S506).例文帳に追加

自画像処理装置がマスターであった場合（ステップＳ５０１のＹ）、あるいは、マスター獲得に成功したときは（ステップＳ５０３のＹ）、自画像処理装置の設定をマスターにして、自画像処理装置のマスターの設定をロックして（ステップＳ５０５）、データの同期・検索処理に入る（ステップＳ５０６以下）。 - 特許庁

The reference clock is extracted during a period (reference period) from fall-down of the fraction pulse X until fall-down of the fraction pulse Y to generate the number of clocks, and the reference period is set as a fixed value.例文帳に追加

さらに、端数パルスＸが立ち下がり端数パルスＹが立ち下がるまでの間（基準周期）の基準クロックを抜き出してクロック数Ｎを生成し、基準周期を固定値として設定する。 - 特許庁

The pulse generation unit 52 generates four pulse signals of a first reset pulse R1, a first write pulse V1, a second reset pulse R2, and a second write pulse V2 on the basis of a Y clock signal Clyin, an X transfer start pulse Dxin, and first and second horizontal count values generated on the basis of a dot clock signal DCLK.例文帳に追加

パルス生成部５２は、Ｙクロック信号Ｃｌｙｉｎ、Ｘ転送開始パルスＤｘｉｎ、およびドットクロック信号ＤＣＬＫに基づき生成される第１および第２水平カウント値に基づき、第１リセットパルスＲ１、第１書込パルスＶ１、第２リセットパルスＲ２、および第２書込パルスＶ２の４つのパルス信号を生成する。 - 特許庁

A Y-driver 130 includes a shift register 131 which sequentially shifts and outputs a start pulse DY according to one cycle of a clock signal CLY, and 24 pieces of unit circuits Ua which are divided to four groups GP1 to GP4.例文帳に追加

Ｙドライバ１３０は、スタートパルスＤＹをクロック信号ＣＬＹの1周期にしたがって順次シフトして出力するシフトレジスタ１３１と、４つのグループＧＰ１〜ＧＰ４に分割される２４個の単位回路Ｕａを備える。 - 特許庁

Since cycle lines corresponding to a data pixel cycle in the X direction and the Y direction in reproducing images respectively appear in the clock signals, a resembling position is specified by obtaining the intersection.例文帳に追加

それらクロック信号には、それぞれ再生画像中のＸ方向、Ｙ方向でのデータピクセル周期に応じた周期ラインが現れるので、それらの交点を求めることでリサンプリング位置を特定することができる。 - 特許庁

For this reason, a Y driver 130 has a shift register 131 which has two stage unit circuits 132 per one of scanning lines 112 and sequentially shifts and outputs start pulses DY according to one cycle of the clock signal CLY.例文帳に追加

このため、Ｙドライバ１３０は、走査線１１２の１本につき２段の単位回路１３２を有し、スタートパルスＤＹをクロック信号ＣＬＹの１周期にしたがって順次シフトして出力するシフトレジスタ１３１を有する。 - 特許庁

On the basis of a clock Z synchronized with the clocks X and Y, the selector control part 112 switches the selectors 110a-110d and the exclusive access is enabled between the firmware 106 or the hardware 108 and the memory 114.例文帳に追加

そして、クロックＸ、Ｙと同期しているクロックＺに基づきセレクタ制御部１１２がセレクタ１１０ａ〜１１０ｄの切替えを行い、ファームウェア１０６またはハードウェア１０８とメモリ１１４との排他的なアクセスを可能とする。 - 特許庁