「clock stop」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

This motor driving unit includes a clock generator which generates a clock to be transmitted to outside, and an emergency stop signal generator which includes a timer to be triggered by the above clock received from outside.例文帳に追加

外部に送信するクロックを生成するクロック生成器と、外部から受信した前記クロックによりトリガされるタイマを含む非常停止信号生成部を備える。 - 特許庁

To positively stop an engine in case of needing to stop the engine when a CPU clock stops.例文帳に追加

従来のＥＣＵでは、ＣＰＵのクロックが停止した場合等、エンジンを停止させる必要がある場合に、確実にエンジンを停止させる。 - 特許庁

A clock generation circuit 1 has: a clock extraction circuit 10 extracting an extracted clock from an embedded signal obtained by superposing data on a clock; and a stop detection circuit 30 detecting the stop of the extracted clock on the basis of the embedded signal and the extracted clock, and outputting a reset signal for resetting the clock extraction circuit to an initial state.例文帳に追加

クロック発生回路１は、クロックとデータとが重畳されたエンベデッド信号から抽出クロックを抽出するクロック抽出回路１０と、前記エンベデッド信号と前記抽出クロックとに基づき前記抽出クロックの停止を検出し、前記クロック抽出回路を初期状態にリセットするリセット信号を出力する停止検出回路３０と、を備えるものである。 - 特許庁

Furthermore, this includes a means which selects a clock from the clock generator or a clock received from outside, a means which intercepts the outward transmission of the selected clock, and a means which takes the logical sum between an external emergency stop signal and an internal emergency stop signal.例文帳に追加

さらには、クロック生成器からのクロックまたは外部から受信したクロックを選択する手段と、該選択されたクロックを外部に送信することを遮断する手段と、外部非常停止信号と内部非常停止信号の論理和をとる手段を備える。 - 特許庁

This clock stop countermeasure circuit 21 inputs the output S1 of the clock DRV 23 of a cluster 0 system clock 28 and the output S1 of the clock DRV 24 of a cluster 1 system clock 29, and outputs M0 and M1 of clock DRV 25 and 26 of a memory oscillator 22 possessed in the memory PWA 16.例文帳に追加

クロック停止対策回路２１は、クラスタ０システムクロック２８のクロックＤＲＶ２３出力のＳ０と、クラスタ１システムクロック２９のクロックＤＲＶ２４出力のＳ１と、メモリＰＷＡ１６内に所有するメモリ用発振器２２のクロックＤＲＶ２５，２６出力のＭ０，Ｍ１を入力する。 - 特許庁

To prevent runaway on a device side by detecting an oscillation stop of a clock signal generation circuit by use of a clock oscillation stop detection circuit and putting out an alarm signal.例文帳に追加

本発明は、クロック発振停止検出回路を用いてクロック信号発生回路の発振停止を検出してアラーム信号を発し、装置側の暴走を防止することを目的とする。 - 特許庁

When deciding that the main clock is not generated, the oscillation stop detecting circuit 3 outputs a main clock stop detection signal to switch the selected oscillation circuit to the other to the oscillation circuit selecting register 4.例文帳に追加

メインクロックが生成されていないと判定した場合には、もう一方の発振回路に切り替えるメインクロック停止検出信号を発振回路選択レジスタ４に出力する。 - 特許庁

In a clock circuit 52 which is provided, a clock supply circuit 58 which can stop the supply of a clock according to a control signal is contained, a PLL circuit 54 which can maintain the synchronization of the clock is contained, and a dummy circuit 56 is contained.例文帳に追加

制御信号に応じてクロックの供給を停止することができるクロック供給回路５８とクロックの同期を維持するＰＬＬ回路５４およびダミー回路５６とを含むクロック回路５２を備える。 - 特許庁

A gate section 11 is closed to stop the reception clock signal RCK when receiving a stop instruction from the CPU or when the reception is completed.例文帳に追加

ＣＰＵから停止命令を受けた時や、受信が完了した時にゲート部１１を閉じて受信クロック信号ＲＣＫを停止する。 - 特許庁

A memory means 10 outputs a stop detection signal S3 to a modulation signal generation means 8 just after an operation stop of the clock device.例文帳に追加

時計装置の動作停止直後に、記憶手段１０は停止検出信号Ｓ3を変調信号発生手段８に出力する。 - 特許庁

When Stop Grant is asserted, a clock control circuit 5 asserts only STOPCLK for stopping only the internal clock of the processor and when the Stop Clock is asserted, PCLKSTP is asserted for stopping this STOPCLK and an external clock.例文帳に追加

そして、クロック制御回路５は、Ｓｔｏｐ Ｇｒａｎｔがアサートされた場合、プロセッサの内部クロックのみを停止させるＳＴＯＰＣＬＫのみをアサートし、Ｓｔｏｐ Ｃｌｏｃｋがアサートされた場合には、このＳＴＯＰＣＬＫと外部クロックを停止させるＰＣＬＫＳＴＰとをアサートする。 - 特許庁

To automatically insert a clock supply stop circuit to a flip-flop (F/F) receiving a prescribed control signal.例文帳に追加

所定の制御信号を受けるＦ／Ｆについて、クロック供給停止回路を自動挿入する。 - 特許庁

CLOCK AUTOMATIC STOP CONTROLLER, AND ELECTRONIC APPARATUS OR IMAGE PROCESSING APPARATUS HAVING THE CONTROLLER例文帳に追加

クロックオートストップ制御装置およびこの制御装置を有する電子機器又は画像処理装置 - 特許庁

In the period of the detected stop bit, the equipment B serially transmits one frame of data onto the line 216 according to a basic clock (second clock) of a frequency higher than that of the frequency divided clock.例文帳に追加

検知されたストップビットの期間内に、Ｂ装置は、分周クロックより周波数の高い基本クロック（第２のクロック）に従って、１フレームのデータを通信線２１６上にシリアルに送信する。 - 特許庁

Further, synchronously with rising of a clock signal SK2, a clock stop control signal ST2 is turned into '1' by a control signal generating means 14.例文帳に追加

さらに、制御信号生成手段１４により、クロック信号ＣＫ２の立ち上がりに同期してクロック停止制御信号ＳＴ２が“１”になる。 - 特許庁

Clock supply control means 31 controls to stop/start output clocks #1 and #2 of clock generating devices 10 and 11 in sequence at a time interval.例文帳に追加

クロック供給制御手段３１はクロック生成装置１０，１１の出力のクロック＃１，＃２をある時間間隔で順にストップ／スタート制御する。 - 特許庁

An oscillation stop detecting circuit 3 decides whether or not a main clock is generated by monitoring the state of a main clock outputted by the selector 5.例文帳に追加

発振停止検出回路３は、セレクタ５が出力するメインクロックの状態を監視してメインクロックが生成されているか否かを判定する。 - 特許庁

The microcomputer is equipped with an edge detection circuit 20, a PLL circuit 10, a counter 30, a detection part 50 of an external generation clock signal stop and a circuit of the external generation clock signal stop for stopping input of the external generation clock signal to the edge detection circuit 20 and a PLL circuit 10 while the external clock stop detection signal is output.例文帳に追加

エッジ検出回路２０と、ＰＬＬ回路１０と、カウンタ３０と、外部生成クロック信号停止検出部５０と、外部クロック停止検出信号が出力されている間前記エッジ検出回路およびＰＬＬ回路１０への外部生成クロック信号の入力を停止させる外部生成クロック停止回路とを備える。 - 特許庁

The semiconductor device has a PLL circuit 11 for generating a PLL output clock by multiplying an oscillation clock, an internal circuit 13 which operates based on the PLL output clock and an oscillation stop detection circuit 12 for detecting the stop of the oscillation clock based on the oscillation clock and the PLL output clock and outputting the detected result to the internal circuit 13.例文帳に追加

本発明にかかる半導体装置は、発振クロックを逓倍したＰＬＬ出力クロックを生成するＰＬＬ回路１１と、ＰＬＬ出力クロックに基づいて動作する内部回路１３と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路１３へ出力する発振停止検出回路１２と、を有するものである。 - 特許庁

When the oscillation stop command of a clock signal is received from a CPU 11, the generation of an illegal stop processing is detected and an interruption signal is outputted to the CPU 11 with respect to a clock oscillation source oscillating the clock signal that a change-over switch 19 selects.例文帳に追加

切換スイッチ１９が選択しているクロック信号を発振するクロック発振源に対して、ＣＰＵ１１からクロック信号の発振停止指令を受けると、不正な停止処理の発生を検出して割込信号をＣＰＵ１１に出力する。 - 特許庁

When the interrupt masking is performed, the interrupt control circuit changes an interrupt masking instruction of the interrupt masking signals by the fed-back clock stop signal, and releases an instruction of the stop of the system clock.例文帳に追加

また、割り込み制御回路は、割り込みマスクが行われているときは、帰還されたクロック停止信号により、割り込みマスク信号の割り込みマスク指示を変更して、システムクロックの停止の指示を解除する。 - 特許庁

When the wake-up signal 21 is inputted to the clock control circuit 12 in a stop condition, the clock control circuit 12 forcibly releases an oscillation stop signal 26 supplied to an oscillating circuit 13.例文帳に追加

ストップ状態でクロック制御回路１２にウェイクアップ信号２１が入力されると、クロック制御回路１２は、発振回路１３に供給される発振停止信号２６を強制的に解除する。 - 特許庁

A clock control circuit 22 controls the supply and stop of a clock signal (clock 1) for operation by a man oscillation circuit 3 which supplies the clock signal to a CPU 2, and a free-run timer 6 is configured to operate by receiving the supply of the clock signal from a CR oscillation circuit 23 which supplies a clock signal (clock 2) operating independently of the main oscillation circuit 3.例文帳に追加

クロック制御回路２２は、ＣＰＵ２に動作用のクロック信号（クロック１）を供給するメイン発振回路３によるクロック信号の供給，停止を制御し、フリーランタイマ６を、メイン発振回路３とは独立に動作してクロック信号（クロック２）を供給するＣＲ発振回路２３よりクロック信号の供給を受けて動作させるように構成する。 - 特許庁

When the STOP instruction is executed, a CPU 1 outputs a STOP signal, and outputs a STOP2 signal one clock cycle behind this.例文帳に追加

ＣＰＵ１はＳＴＯＰ命令実行時に、ＳＴＯＰ信号を出力し、これに１クロックサイクル遅れてＳＴＯＰ２信号を出力する。 - 特許庁

The chronograph clock is equipped with a start-stop button 306, and an operation lever 413 that operates by pushing the start-stop button 306.例文帳に追加

本発明のクロノグラフ時計は、スタート・ストップボタン３０６と、スタート・ストップボタン３０６を押すことにより作動する作動レバー４１３とを備える。 - 特許庁

When the main clock is determined to be stopped, a first main clock stop flag having output corresponding to the H/L of the normal operation confirming flag and a main clock initializing signal for initializing the main clock are issued.例文帳に追加

前記メインクロックが停止したと判断した場合、前記正常動作確認フラグのＨ／Ｌに対応した出力をもつ第１のメインクロック停止フラグ及び前記メインクロックを初期化するメインクロック初期化信号を発行する。 - 特許庁

The stop of the supply of the clock signal CLK is performed by stopping the passage of the clock signal CLK when switching the processing mode, and making the clock signal CLK pass after the lapse of the prescribed time, and trimming the clock signal CLK.例文帳に追加

クロック信号ＣＬＫの供給の停止は、処理モードを切替えるときにクロック信号ＣＬＫの通過を阻止し、所定の時間が経過した後にクロック信号ＣＬＫを通過させ、クロック信号ＣＬＫをトリミングすることにより行う。 - 特許庁

In this case, since this does not require a clock for the integrating action for the supply stop detection of a clock or the comparison actions between the intermediate potential signal and the reference potential, this does not require other clock source and can detect stoppage of a clock.例文帳に追加

この場合、クロックの供給停止検知のための積分動作や中間電位信号と基準電位の比較動作にクロックを必要としないため、他のクロック源を必要とせず、クロックの停止を検知することができる。 - 特許庁

A clock signal control circuit 1 is used which inputs a clock signal CLK, a stop signal EN, a fixed output switching signal INV to generate and output a signal corresponding to the clock signal as a register control signal with the clock stop signal is high, and a signal corresponding to the fixed output switching signal as a register control signal when the clock stop signal is low.例文帳に追加

クロック信号ＣＬＫとクロック停止信号ＥＮと固定出力切換信号ＩＮＶとを入力し、クロック停止信号がハイレベルのときにはクロック信号に対応する信号をレジスタ制御信号として生成出力し、クロック停止信号がロウレベルのときには固定出力切換信号に対応する信号をレジスタ制御信号として生成出力するクロック信号制御回路１を用いる。 - 特許庁

Moreover, the discrimination without interruption, becomes possible from the input stop condition of the object clock CLK2 to the discrimination of the desired frequency range of the clock.例文帳に追加

また、対象クロックＣＬＫ２の入力停止状態から所望とするクロックの周波数範囲の判定まで、切れ目のない判定が可能となる。 - 特許庁

This makes the AND circuit 73 be closed to stop a clock pulse DSP_CK, and makes a processor that is made to operate by the clock pulse DSP_CK be in a waiting state.例文帳に追加

これにより、アンド回路７３が閉状態となり、クロックパルスＤＳＰ＿ＣＫが停止され、クロックパルスＤＳＰ＿ＣＫによって動作するプロセッサがウエイト状態になる。 - 特許庁

To provide a circuit for reducing power consumption at the time of clock operation and at the time of clock stop.例文帳に追加

本発明は、クロック動作時の消費電力及びクロック停止時の消費電力を削減できる消費電力低減回路を提供することを課題とする。 - 特許庁

In response to this, the module A shifts to an SLEEP status where the supply of a clock may be stopped, and activates a clock stop permission signal RUN_A.例文帳に追加

これに応じてモジュールＡは、クロックの供給が停止しても構わないＳＬＥＥＰ状態へと遷移してから、クロック停止許可信号ＲＵＮ＿Ａをアクティブ化する。 - 特許庁

Transmission of an LAPB(link access procedure balanced) clock to the packet communication card is stopped, according to the clock stop request by the packet communication mobile device 1.例文帳に追加

パケット通信移動機１は、クロック停止要求に応じてパケット通信カードへのＬＡＰＢ（平衡型リンク・アクセス手順）用クロックの送信を停止する。 - 特許庁

A REF clock is supplied to the UART 7 in the software stop mode of the CPU core part 2, and a CPU clock is supplied in the usual operating state.例文帳に追加

また、ＣＰＵコア部２がソフトウェアストップモードにある時はＵＡＲＴ７にＲＥＦクロック、通常動作状態にある時はＣＰＵクロックを供給する。 - 特許庁

To provide a wireless communication device, capable of restarting clock generation by a control of a baseband unit which operates on the same clock as that used by a high-frequency unit at a stop of clock generation, and capable of easily matching the timing of the restart of the clock generation and a timing of other operations, using the same common reference clock.例文帳に追加

高周波部のクロック停止をそれと同じクロック信号で動作するベースバンド部で制御してもクロック発振を再開可能であり、該再起動のタイミングを、共有時計を基準とする他の動作とタイミング的に整合させることが容易な無線通信装置を提供する。 - 特許庁

To reduce the delay in the response to a host, in a transition from a clock stop state to an operation state.例文帳に追加

クロック停止状態からの動作状態への遷移において、ホストへの応答遅延を低減する。 - 特許庁

When oscillation of a second clock signal 11 is stopped to do away with input to a logic circuit 1, this clock oscillation stop detection function-equipped encoder detects the oscillation stop by the clock oscillation stop detection circuit 1A, and outputs the alarm signal 20 to prevent the runaway on the device side.例文帳に追加

本発明によるクロック発振停止検出機能付きエンコーダは、第２クロック信号(11)の発振が停止されロジック回路(1)への入力がなくなった場合、この発振停止をクロック発振停止検出回路(1A)で検出し、アラーム信号(20)を出力することにより装置側の暴走を防止する構成である。 - 特許庁

To provide a semiconductor integrated circuit and an electronic apparatus which easily confirm and verify clock stop control.例文帳に追加

クロック停止制御を容易に確認検証する半導体集積回路および電子装置を提供する。 - 特許庁

The serial data reception circuit 110 has a serial parallel circuit 160 and a clock stop detection circuit 165.例文帳に追加

シリアルデータ受信回路１１０はＳ／Ｐ回路１６０及びクロック停止検出回路１６５を有する。 - 特許庁

To provide a reset circuit capable of performing resetting even in a clock stop after synchronization.例文帳に追加

同期確立した後のクロック停止においてもリセットをかけることができるリセット回路を提供する。 - 特許庁

The clock generation control part 10 changes the control method (start and stop) of the clock to the clock generating part 11 based on a time when the decoding processing to be performed by the arithmetic part 12 ends.例文帳に追加

クロック生成制御部１０は演算部１２で行う復号化処理が終了した時刻に基づいて、クロック生成部１１に対するクロックの制御方法（起動及び停止）を変化させる。 - 特許庁

Not during the intermittent reception, the high-frequency clock oscillator 20 is instructed to stop and controlled to operate on the basis of a low-precision low-frequency clock signal generated by a low-frequency clock oscillator 21.例文帳に追加

間欠受信の非受信時は、高周波クロック発振器２０の停止を指示し、低周波クロック発信器２１の生成する低精度の低周波クロック信号に基づいて動作するように制御する。 - 特許庁

A clock distribution control circuit 30 controls a clock distributing circuit 10 to stop unnecessary clock signals CLKa to CLKd and distribute only necessary signals to internal function blocks 21 to 24.例文帳に追加

クロック分配制御回路３０によりクロック分配回路１０を制御することで、不要なクロック信号ＣＬＫａ〜ＣＬＫｄを停止させ、必要なクロック信号のみ内部機能ブロック２１〜２４に分配する。 - 特許庁

The latch stop signal generation part 3 generates a latch stop signal when the write control signal is supplied and supplies it to a latch clock generation part 4.例文帳に追加

ラッチ停止信号生成部３は、書き込み制御信号が供給されるとラッチ停止信号を生成し、ラッチクロック生成部４に供給する。 - 特許庁